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[미국특허] Memory device with multiple internal banks and staggered command execution 원문보기

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • G11C-008/00
출원번호 US-0072876 (1998-05-04)
발명자 / 주소
  • Ryan Kevin J.
  • Wright Jeffrey P.
출원인 / 주소
  • Micron Technology, Inc.
대리인 / 주소
    Seed & Berry LLP
인용정보 피인용 횟수 : 42  인용 특허 : 7

초록 ▼

In a memory device such as a page-oriented synchronous dynamic random access memory device (SDRAM), a memory array and associated circuitry are divided into multiple internally defined circuit banks. Commands and addresses applied to the memory device affect all internal banks identically, but on a

대표청구항 ▼

[ We claim:] [1.] A memory device, comprising:an array of memory cells operable to store data and arranged in a plurality of subarrays;an address bus coupled with the array and operable to receive an address applied to the memory device;a plurality of selection circuits, each coupling a respective o

이 특허에 인용된 특허 (7) 인용/피인용 타임라인 분석

  1. Runas Michael E. (McKinney TX), Dual bank memory and systems using the same.
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  2. Wise, Adrian P.; Forsyth, Richard M., Memory accessing.
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  3. Stolt Patrick F. ; Holman Thomas J., Memory controller for independently supporting synchronous and asynchronous DRAM memories.
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  4. Ryan Kevin J. ; Wright Jeffrey P., Memory device with multiple internal banks and staggered command execution.
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  5. Matsuda Yoshio (Hyogo JPX) Fujishima Kazuyasu (Hyogo JPX) Hidaka Hideto (Hyogo JPX), Method and apparatus for driving word line in block access memory.
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  6. Fromm Eric C. (Eau Claire WI) Heidtke Lonnie R. (Chippewa Falls WI), Nibble-mode dram solid state storage device.
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  7. Matsumoto Miki (Ohme JPX) Oishi Kanji (Koganei JPX) Katayama Masahiro (Ohme JPX) Watanabe Kazufumi (Hachioji JPX), Semiconductor memory.
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이 특허를 인용한 특허 (42) 인용/피인용 타임라인 분석

  1. Igari, Fubito; Arakawa, Yutaka; Suzuki, Hiroshi, Apparatus and method of performing in a disk drive commands issued from a host system.
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  2. William Paul Hovis ; Steven William Tomashot, Clocked memory device that includes a programming mechanism for setting write recovery time as a function of the input clock.
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  3. Jones Phillip M. ; Piccirillo Gary J., Computer system with memory controller that hides the next cycle during the current cycle.
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  4. Marty,Pierre; Rey,Gaelle; Chauvet,Pascal, Control circuit to enable high data rate access to a DRAM with a plurality of areas.
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  5. Roohparvar Frankie F., Elimination of precharge operation in synchronous flash memory.
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  6. Thiruvengadam,Sudha; Vilangudipitchai,Ramaprasath; Scott,David B.; Ko,Uming U.; Wang,Alice, Fast access memory architecture.
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  7. Demone, Paul, High speed DRAM architecture with uniform access latency.
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  8. Demone, Paul, High speed DRAM architecture with uniform access latency.
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  9. Demone, Paul, High speed DRAM architecture with uniform access latency.
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  10. Demone,Paul, High speed DRAM architecture with uniform access latency.
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  11. Garrett, Jr., Billy, Mechanism for enabling full data bus utilization without increasing data granularity.
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  12. Garrett, Jr., Billy, Mechanism for enabling full data bus utilization without increasing data granularity.
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  13. Garrett, Jr., Billy, Mechanism for enabling full data bus utilization without increasing data granularity.
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  14. Garrett, Jr., Billy, Mechanism for enabling full data bus utilization without increasing data granularity.
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  15. Garrett, Jr., Billy, Mechanism for enabling full data bus utilization without increasing data granularity.
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  16. Garrett, Jr.,Billy, Mechanism for enabling full data bus utilization without increasing data granularity.
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  17. Hiroki Tsuda JP, Memory access method and system for writing and reading SDRAM.
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  18. Yamada, Takashi; Imoto, Daisuke; Asai, Koji; Ichiguchi, Nobuyuki; Mochida, Tetsuji, Memory control device, memory device, and memory control method.
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  19. Yamada, Takashi; Imoto, Daisuke; Asai, Koji; Ichiguchi, Nobuyuki; Mochida, Tetsuji, Memory control device, memory device, and memory control method.
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  20. Ware, Frederick A.; Hampel, Craig E.; Richardson, Wayne S.; Bellows, Chad A.; Lai, Lawrence, Memory controller for micro-threaded memory operations.
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  21. Hampel, Craig E.; Ware, Frederick A., Memory controller for selective rank or subrank access.
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  22. Hampel, Craig E.; Ware, Frederick A., Memory controller for selective rank or subrank access.
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  23. Jones Phillip M. ; Piccirillo Gary J., Memory controller using queue look-ahead to reduce memory latency.
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  24. Lai, Lawrence; Richardson, Wayne S.; Bellows, Chad A., Memory device having staggered memory operations.
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  25. Hampel, Craig E.; Ware, Frederick A., Memory module with reduced access granularity.
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  26. Shaeffer, Ian, Memory signal buffers and modules supporting variable access granularity.
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  27. Shaeffer, Ian, Memory signal buffers and modules supporting variable access granularity.
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  28. Ware, Frederick A.; Hampel, Craig E.; Richardson, Wayne S.; Bellows, Chad A.; Lai, Lawrence, Micro-threaded memory.
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  29. Ware, Frederick A.; Hampel, Craig E.; Richardson, Wayne S.; Bellows, Chad A.; Lai, Lawrence, Micro-threaded memory.
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  30. Ware, Frederick A.; Lai, Lawrence; Bellows, Chad A.; Richardson, Wayne S., Multi-column addressing mode memory system including an integrated circuit memory device.
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  31. Ware, Frederick A.; Lai, Lawrence; Bellows, Chad A.; Richardson, Wayne S., Multi-column addressing mode memory system including an integrated circuit memory device.
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  32. Ware, Frederick A.; Lai, Lawrence; Bellows, Chad A.; Richardson, Wayne S., Multi-column addressing mode memory system including an integrated circuit memory device.
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  33. Ware, Frederick A.; Lai, Lawrence; Bellows, Chad A.; Richardson, Wayne S., Multi-column addressing mode memory system including an integrated circuit memory device.
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  34. Ware,Frederick A.; Lai,Lawrence; Bellows,Chad A.; Richardson,Wayne S., Multi-column addressing mode memory system including an integrated circuit memory device.
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  35. Ware,Frederick A.; Lai,Lawrence; Bellows,Chad A.; Richardson,Wayne S., Multi-column addressing mode memory system including an integrated circuit memory device.
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  36. Kobayashi,Naoki; Saeki,Shunichi; Kurata,Hideaki, Non-volatile semiconductor memory device and semiconductor disk device.
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  37. Musoll, Enrique; Nemirovsky, Mario; Huynh, Jeffrey, Packet processor that generates packet-start offsets to immediately store incoming streamed packets using parallel, staggered round-robin arbitration to interleaved banks of memory.
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  38. Ryan, Kevin J., Pipelined packet-oriented memory system having a unidirectional command and address bus and a bidirectional data bus.
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  39. Ryan,Kevin J., Pipelined packet-oriented memory system having a unidirectional command and address bus and a bidirectional data bus.
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  40. Wu, Stephen, Retrieving boot instructions from nonvolatile memory.
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  41. Wu, Stephen, Retrieving boot instructions from nonvolatile memory.
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  42. Wu, Stephen, Retrieving boot instructions from nonvolatile memory.
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