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[미국특허] Semiconductor device with gate electrodes having conductive films 원문보기

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • H01L-029/76
  • H01L-029/94
  • H01L-031/113
  • H01L-031/119
출원번호 US-0862650 (1997-05-23)
우선권정보 JP-0313674 (1996-11-25)
발명자 / 주소
  • Arima Satoshi,JPX
출원인 / 주소
  • Mitsubishi Denki Kabushiki Kaisha, JPX
대리인 / 주소
    McDermott, Will & Emery
인용정보 피인용 횟수 : 9  인용 특허 : 10

초록

First and second gate electrodes are formed spaced from each other on a semiconductor substrate. A pair of impurity diffusion layers are provided on both sides of the first gate electrode at the surface of the semiconductor substrate. The first gate electrode includes a first lower conductive film,

대표청구항

[ What is claimed is:] [1.] A semiconductor device, comprising:a semiconductor substrate:first and second gate electrodes formed spaced from each other on said semiconductor substrate; anda pair of impurity diffusion layers formed on both sides of said first gate electrode at a surface of said semic

이 특허에 인용된 특허 (10) 인용/피인용 타임라인 분석

  1. Joshi Rajiv V. (Yorktown Heights NY) Oh Choon-Sik (Seoul CT KRX) Moy Dan (Bethel CT), MOSFET with a refractory metal film, a silicide film and a nitride film formed on and in contact with a source, drain an.
  2. Yu Douglas Chen-Hua,TWX ; Tseng Pin-Nan,TWX, Method for fabricating double silicide gate electrode structures on CMOS-field effect transistors.
  3. Spinner Charles R. (Dallas TX) Chen Fusen F. (Dallas TX) Liou Fu-Tai (Carrollton TX), Method for forming polycrystalline silicon contacts.
  4. Neppl Franz (Munich DEX) Winnerl Josef (Landshut DEX), Method of manufacturing integrated circuit containing bipolar and complementary MOS transistors on a common substrate.
  5. Godinho Norman (Los Altos Hills CA) Lee Tsu-Wei F. (Monte Sereno CA) Chen Hsiang-Wen (Cupertino CA) Motta Richard F. (Los Altos CA) Tsang Juine-Kai (Palo Alto CA) Tzou Joseph (Belmont CA) Baik Jai-Ma, Self-aligning contact and interconnect structure.
  6. Godinho Norman (Los Altos Hills CA) Lee Tsu-Wei Frank (Monte Sereno CA) Chen Hsiang-Wen (Cupertino CA) Motta Richard F. (Los Altos CA) Tsang Juine-Kai (Palo Alto CA) Tzou Joseph (Belmont CA) Baik Jai, Self-aligning contact and interconnect structure.
  7. Shiratake Shigeru,JPX ; Motonami Kaoru,JPX ; Hamamoto Satoshi,JPX, Semiconductor device having a polycide structure.
  8. Toyoshima Yoshiaki (Matsudo JPX) Shinagawa Hirohumi (Kawasaki JPX) Hayashida Hiroyuki (Yokohama JPX), Semiconductor device having an interconnected film with tapered edge.
  9. Arima Satoshi (Hyogo JPX), Semiconductor device having element isolating insulating film in contact hole.
  10. Jeng Shin-Puu (Plano TX), TiSi2/TiN clad interconnect technology.

이 특허를 인용한 특허 (9) 인용/피인용 타임라인 분석

  1. Ronald A. Weimer ; Yongjun Jeff Hu ; Pai Hung Pan ; Deepa Ratakonda ; James Beck ; Randhir P. S. Thakur, Forming a conductive structure in a semiconductor device.
  2. Weimer Ronald A. ; Hu Yongjun Jeff ; Pan Pai Hung ; Ratakonda Deepa ; Beck James ; Thakur Randhir P. S., Forming a conductive structure in a semiconductor device.
  3. Weimer, Ronald A.; Hu, Yongjun Jeff; Pan, Pai Hung; Ratakonda, Deepa; Beck, James; Thakur, Randhir P. S., Forming a conductive structure in a semiconductor device.
  4. Wendell P. Noble ; Leonard Forbes, Highly conductive composite polysilicon gate for CMOS integrated circuits.
  5. Liu,Harry; Berg,Lonny; Larson,William L.; Li,Shaoping; Zhu,Theodore; Drewes,Joel, Passivated magneto-resistive bit structure and passivation method therefor.
  6. Hineman,Max; Signorini,Karen; Howard,Brad J., Protective layers for MRAM devices.
  7. Kamitani Yoshikazu,JPX, Semiconductor device with a conductive layer of small conductive resistance.
  8. Trivedi, Jigish D., Transistor gate and local interconnect.
  9. Trivedi,Jigish D., Transistor gate and local interconnect.

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