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TFT and reliability evaluation method thereof 원문보기

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • G01R-031/26
출원번호 US-0781254 (1997-01-10)
우선권정보 JP-0111790 (1993-05-13)
발명자 / 주소
  • Maeda Shigenobu,JPX
출원인 / 주소
  • Mitsubishi Denki Kabushiki Kaisha, JPX
대리인 / 주소
    McDermott, Will & Emery
인용정보 피인용 횟수 : 4  인용 특허 : 3

초록

In a method of evaluating the reliability of a thin film transistor (TFT), time coefficient .beta., voltage coefficient d and temperature coefficient .phi..sub.0 are experimentally produced from -BT stress tests, and the life of a TFT under -BT stress conditions is evaluated using the following expr

대표청구항

[ What is claimed is:] [1.] In a TFT having a channel layer of a silicon thin film and a gate insulating film of a silicon oxide film, a method of evaluating the reliability of the TFT in a -BT stress state in which a gate is supplied with arbitrary constant voltage V.sub.G and held at an arbitrary

이 특허에 인용된 특허 (3)

  1. Maeda Shigenobu (Hyogo JPX), Evaluating the lifetime and reliability of a TFT in a stress test using gate voltage and temperature measurements.
  2. Takahashi Isamu (Tokyo JPX) Oshimi Tadashi (Tokyo JPX), Method and apparatus for testing TFT-LCD.
  3. Eriguchi Koji (Osaka JPX) Uraoka Yukiharu (Nara JPX), Method of presuming life time of semiconductor device.

이 특허를 인용한 특허 (4)

  1. Jun,Myungchul, Array testing method using electric bias stress for TFT array.
  2. Sidhu, Lakhbeer S.; Li, Choy Hing, Stress programming of transistors.
  3. Sidhu, Lakhbeer S.; Li, Choy Hing, Stress programming of transistors.
  4. Shigenobu Maeda JP, TFT and reliability evaluation method thereof.
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