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Apparatus and method for separately layering cache and architectural specific functions in different operational controllers 원문보기

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • G06F-012/00
  • G06F-013/00
출원번호 US-0839442 (1997-04-14)
발명자 / 주소
  • Arimilli Ravi Kumar
  • Dodson John Steven
  • Lewis Jerry Don
  • Williams Derek Edward
출원인 / 주소
  • International Business Machines Corporation
대리인 / 주소
    McBurney
인용정보 피인용 횟수 : 1  인용 특허 : 9

초록

Cache and architectural specific functions are layered within a controller, simplifying design requirements. Faster performance may be achieved and individual segments of the overall design may be individually tested and formally verified. Transition between memory consistency models is also facilit

대표청구항

[ What is claimed is:] [11.] A method of layering operations in a storage device within a data processing system storage hierarchy, comprising:receiving operations from a processor at a first bus interface unit for the storage device;receiving operations from a system bus at a second bus interface u

이 특허에 인용된 특허 (9)

  1. Hall Barbara A. (Endwell NY) Huang Kevin C. (Endicott NY) Jabusch John D. (Endwell NY) Ngai Agnes Y. (Endwell NY), Central processing unit checkpoint retry for store-in and store-through cache systems.
  2. Takahashi Hidehisa,JPX, Control system for controlling the pending data to write back in a cache storage unit.
  3. Cheong Hoichi (Austin TX) Hicks Dwain A. (Pflugerville TX) So Kimming (Austin TX), Hierarchical cache arrangement wherein the replacement of an LRU entry in a second level cache is prevented when the cac.
  4. Auerbach Daniel Jonathan ; Craft David John ; Montoye Robert Kevin, Method and system for compressing microcode to be executed within a data processing system.
  5. Liu Peichun Peter (Austin TX) Branson Brian David (Austin TX), Method and system for efficient miss sequence cache line allocation utilizing an allocation control cell state to enable.
  6. Baror Gigy (Austin TX), Methods and apparatus for caching interlock variables in an integrated cache memory.
  7. Baror Gigy (Austin TX), Organization of an integrated cache unit for flexible usage in cache system design.
  8. Abramson Jeffrey M. ; Papworth David B. ; Akkary Haitham H. ; Glew Andrew F. ; Hinton Glenn J. ; Konigsfeld Kris G. ; Madland Paul D., Out-of-order processor with a memory subsystem which handles speculatively dispatched load operations.
  9. Keeley James W. (Hudson NH), Shared interface apparatus for testing the memory sections of a cache unit.

이 특허를 인용한 특허 (1)

  1. Schultz Garth J. ; Evans ; Jr. Alan F., Pressure Regulator.
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