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Semiconductor device with improved interconnection 원문보기

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • H01L-023/48
  • H01L-023/52
  • H01L-029/40
출원번호 US-0063414 (1998-04-21)
우선권정보 JP0320850 (1997-11-21)
발명자 / 주소
  • Mametani Tomoharu,JPX
  • Nagai Yukihiro,JPX
출원인 / 주소
  • Mitsubishi Denki Kabushiki Kaisha, JPX
대리인 / 주소
    McDermott, Will & Emery
인용정보 피인용 횟수 : 23  인용 특허 : 8

초록

An improved semiconductor device which prevents a short circuit between a wiring layer and a semiconductor substrate, caused by the penetration of a contact hole, will be provided. A lower conducting layer is formed on a second interlayer insulating film. A third interlayer insulating film covers lo

대표청구항

[ What is claimed is:] [1.] A semiconductor device with an upper conducting layer and a lower conducting layer connected via a contact hole, comprising:a first lower conducting layer;a first interlayer insulation film covering said first lower conducting layer;a second lower conducting layer formed

이 특허에 인용된 특허 (8)

  1. Potter Michael D, Fabrication process for electron field-emission display.
  2. Matsumoto Shigeyuki (Atsugi JPX) Ikeda Osamu (Tokyo JPX), Flat semiconductor wiring layers.
  3. Koike Hidetoshi (Kawasaki JPX) Ishimaru Kazunari (Yokohama JPX) Gojohbori Hiroshi (Yokohama JPX) Matsuoka Fumitomo (Kawasaki JPX), Method of manufacturing a trench isolation having round corners.
  4. Ogura Seiki (Hopewell Junction NY) Riseman Jacob (Poughkeepsie NY) Rovedo Nivo (Poughquag NY) Schulz Ronald N. (Salt Point NY), Method of preventing asymmetric etching of lines in sub-micrometer range sidewall images transfer.
  5. Liauh Her-Rern (Hsin-Chu Hsien TWX), Polycide gate FET with salicide.
  6. Sato Hisakatsu,JPX, Semiconductor device having a multi-latered wiring structure.
  7. Yamaha, Takahisa, Semiconductor device having a multi-level wiring structure.
  8. Kawano Michiari (Kawasaki JPX) Higashimoto Masayuki (Kawasaki JPX) Kashiwagi Shigeo (Yokohama JPX) Nakano Jun (Yokohama JPX) Shimizu Osamu (Yokohama JPX), Semiconductor device with a wiring layer having good step coverage for contact holes.

이 특허를 인용한 특허 (23)

  1. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  2. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  3. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  4. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  5. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  6. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  7. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  8. Lin,Mou Shiung, Top layers of metal for high performance IC's.
  9. Lin,Mou Shiung, Top layers of metal for high performance IC's.
  10. Lin,Mou Shiung, Top layers of metal for high performance IC's.
  11. Lin,Mou Shiung, Top layers of metal for high performance IC's.
  12. Lin,Mou Shiung, Top layers of metal for high performance IC's.
  13. Lin,Mou Shiung, Top layers of metal for high performance IC's.
  14. Lin,Mou Shiung, Top layers of metal for high performance IC's.
  15. Lin,Mou Shiung, Top layers of metal for high performance IC's.
  16. Lin,Mou Shiung, Top layers of metal for high performance IC's.
  17. Lin,Mou Shiung, Top layers of metal for high performance IC's.
  18. Lin,Mou Shiung, Top layers of metal for high performance IC's.
  19. Lin,Mou Shiung, Top layers of metal for high performance IC's.
  20. Lin,Mou Shiung, Top layers of metal for high performance IC's.
  21. Ohtani, Hisashi; Yamazaki, Shunpei, Wiring line and manufacture process thereof and semiconductor device and manufacturing process thereof.
  22. Ohtani, Hisashi; Yamazaki, Shunpei, Wiring line and manufacture process thereof, and semiconductor device and manufacturing process thereof.
  23. Ohtani,Hisashi; Yamazaki,Shunpei, Wiring line and manufacture process thereof, and semiconductor device and manufacturing process thereof.
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