[특허]Spacer - defined dual damascene process method

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IPC분류정보
국가/구분	United States(US) Patent 등록
국제특허분류(IPC7판)	H01L-021/476.3
출원번호	US-0090268 (1998-06-03)
발명자 / 주소	Bass William Scott
출원인 / 주소	Advanced Micro Devices, Inc.
대리인 / 주소	Williams, Morgan & Amerson
인용정보	피인용 횟수 : 4 인용 특허 : 13

초록 ▼

A method of fabricating integrated circuits utilizing dual damascene processing when a soft insulative material, such as a polymer, is used. Vertical and horizontal edges of via and conductive line openings are protected from degradation during a second etching step by, prior to the second etching, depositing a hard mask material on each insulative material layer to protect the horizontal edges and depositing a spacer material to protect the vertical edges.

대표청구항 ▼

[ What is claimed is:] [11.]11. A method comprising:forming a first hard mask layer above a first insulative layer;forming a via opening in the first hard mask layer;forming a second hard mask layer above a second insulative layer, the second insulative layer having been formed above the first hard mask layer and within the via opening in the first hard mask layer;forming a conductive line opening in the second insulative layer, the conductive line opening in the second insulative layer having side walls;forming spacers adjacent the side walls of the conductive line opening in the second insulative layer and adjacent at least a portion of the via opening in the first hard mask layer, the spacers having a thickness of less than about half a difference in widths of the conductive line opening and the via opening in the first hard mask layer;forming a via opening in the first insulative layer; andforming a conductive structure in the conductive line opening and in the via opening.

이 특허에 인용된 특허 (13) 인용/피인용 타임라인 분석

Peschke Matthias L.,DEX ; Gambino Jeffrey ; Ryan James Gardner ; Stengl Reinhard Johannes,DEX, Borderless contact etch process with sidewall spacer and selective isotropic etch process.
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Avanzino Steven (Cupertino CA) Gupta Subhash (San Jose CA) Klein Rich (Mountain View CA) Luning Scott D. (Menlo Park CA) Lin Ming-Ren (Cupertino CA), Dual damascene with a protective mask for via etching.
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Avanzino Steven ; Gupta Subhash ; Klein Rich ; Luning Scott D. ; Lin Ming-Ren, Dual damascene with a sacrificial via fill.
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Nguyen Tue ; Hsu Sheng Teng, Low resistance contact between integrated circuit metal levels and method for same.
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Howard Bradley J. (Boise ID), Method for forming a contact during the formation of a semiconductor device.
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Wu Kuo-Chang,TWX, Method for forming tapered polysilicon plug and plug formed.
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Lou Chine-Gie,TWX ; Tu Yeur-Luen,TWX, Method for making dual damascene contact.
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Geffken Robert M. ; Luce Stephen E., Method of forming a self-aligned copper diffusion barrier in vias.
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Komatsu Hiroshi,JPX ; Hashimoto Makoto,JPX ; Nakamura Motoaki,JPX, Method of forming viahole.
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Avanzino Steven (Cupertino CA) Gupta Subhash (San Jose CA) Klein Rich (Mountain View CA) Luning Scott D. (Menlo Park CA) Lin Ming-Ren (Cupertino CA), Self aligned via dual damascene.
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Avanzino Steven ; Gupta Subhash ; Klein Rich ; Luning Scott D. ; Lin Ming-Ren, Self aligned via dual damascene.
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Cochran William T. (New Tripoli PA) Garcia Agustin M. (Allentown PA) Hills Graham W. (Allentown PA) Yeh Jenn L. (Macungie PA), Semiconductor devices having multi-level metal interconnects.
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Huang Richard J. (Milpitas CA) Hui Angela (Milpitas CA) Cheung Robin (Cupertino CA) Chang Mark (Los Altos CA) Lin Ming-Ren (Cupertino CA), Simplified dual damascene process for multi-level metallization and interconnection structure.
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이 특허를 인용한 특허 (4) 인용/피인용 타임라인 분석

Park,Hyun Mog, Dielectric with sidewall passivating layer.
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Weidman, Timothy; Bekiaris, Nikolaos; Chang, Josephine; Nguyen, Phong H., Method of forming a dual damascene structure using an amorphous silicon hard mask.
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Bekiaris,Nikolaos; Weidman,Timothy; Armacost,Michael D.; Naik,Mehul B., Method of forming a dual damascene structure utilizing a three layer hard mask structure.
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Kim,Jae Hak; Lee,Soo Geun; Park,Ki Kwan; Lee,Kyoung Woo, Method of forming dual damascene interconnection using low-k dielectric material.
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A	생활필수품
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