$\require{mediawiki-texvc}$

연합인증

연합인증 가입 기관의 연구자들은 소속기관의 인증정보(ID와 암호)를 이용해 다른 대학, 연구기관, 서비스 공급자의 다양한 온라인 자원과 연구 데이터를 이용할 수 있습니다.

이는 여행자가 자국에서 발행 받은 여권으로 세계 각국을 자유롭게 여행할 수 있는 것과 같습니다.

연합인증으로 이용이 가능한 서비스는 NTIS, DataON, Edison, Kafe, Webinar 등이 있습니다.

한번의 인증절차만으로 연합인증 가입 서비스에 추가 로그인 없이 이용이 가능합니다.

다만, 연합인증을 위해서는 최초 1회만 인증 절차가 필요합니다. (회원이 아닐 경우 회원 가입이 필요합니다.)

연합인증 절차는 다음과 같습니다.

최초이용시에는
ScienceON에 로그인 → 연합인증 서비스 접속 → 로그인 (본인 확인 또는 회원가입) → 서비스 이용

그 이후에는
ScienceON 로그인 → 연합인증 서비스 접속 → 서비스 이용

연합인증을 활용하시면 KISTI가 제공하는 다양한 서비스를 편리하게 이용하실 수 있습니다.

STI punch-through defects and stress reduction by high temperature oxide reflow process 원문보기

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • H01L-021/76
출원번호 US-0245161 (1999-02-04)
발명자 / 주소
  • Tsui Ting Y.
  • Tu Robert H.
  • Li Xiao-Yu
  • Mehta Sunil D.
출원인 / 주소
  • Advanced Micro Devices, Inc.
대리인 / 주소
    Eschweiler & Associates, LLC
인용정보 피인용 횟수 : 11  인용 특허 : 13

초록 ▼

A method of manufacturing a semiconductor device with reduced shallow trench isolation defects and stress is disclosed. The disclosed method begins by providing a silicon substrate including a capping layer. A plurality of isolation trenches are then etched through the capping layer and into the sil

대표청구항 ▼

[ What is claimed is:] [1.]1. A method of manufacturing a semiconductor device, comprising the steps of:providing a silicon substrate having at least one transistor formed with a plurality of patterned isolation regions and a capping layer, wherein the patterned isolation regions are filled with a d

이 특허에 인용된 특허 (13)

  1. Laderman Stephen (Menlo Park CA) Scott Martin (San Francisco CA) Kamins Theodore I. (Palo Alto CA) Hoyt Judy L. (Palo Alto CA) King Clifford A. (Palo Alto CA) Gibbons James F. (Palo Alto CA) Noble Da, Fabricating a semiconductor device with strained Si1-xGex layer.
    상세보기
  2. Jang Syun-Ming,TWX ; Chen Ying-Ho,TWX ; Yu Chen-Hua,TWX, Gap-filling of O.sub.3 -TEOS for shallow trench isolation.
    상세보기
  3. Yamaguchi Tadanori (Hillsboro OR), Integrated circuit method.
    상세보기
  4. Hshieh Fwu-Iuan ; Lin True-Lon, MOSFET transistor cell manufactured with selectively implanted punch through prevent and threshold reductoin zones.
    상세보기
  5. Watanabe Toru,JPX ; Okumura Katsuya,JPX ; Hieda Katsuhiko,JPX, Metallization structure and method for a semiconductor device.
    상세보기
  6. Wu Kuo-Chang,TWX, Method for contact anneal in a doped dielectric layer without dopant diffusion problem.
    상세보기
  7. You Lu ; Pramanick Shekhar ; Nogami Takeshi, Method for forming low dielectric passivation of copper interconnects.
    상세보기
  8. Tsai Meng-Jin,TWX ; Lur Water,TWX ; Chen Chin-Lai,TWX, Method for forming shallow trench isolation.
    상세보기
  9. Zheng Jia Zhen,SGX ; Tay Charlie Wee Song,MYX ; Lu Wei,SGX ; Chan Lap, Method for shallow trench isolation.
    상세보기
  10. Anand Minakshisundaran Balasubramanian,JPX, Method of manufacturing semiconductor device having a self aligned contact.
    상세보기
  11. Nathanson Harvey C. (Pittsburgh PA) Cresswell Michael W. (Frederick MD) Smith ; Jr. Thomas J. (Salem Township PA) Lowry ; Jr. Lewis R. (Scott Township OH) Hanes Maurice H. (Murrysville PA), Monolithic microwave integrated circuit on high resistivity silicon.
    상세보기
  12. Wu Shye-Lin,TWX, Process for forming shallow trench isolation.
    상세보기
  13. Shepela Adam ; Grula Gregory J. ; Zetterlund Bjorn, Transistor fabrication process in which a contact metallization is formed with different silicide thickness over gate interconnect material and transistor source/drain regions.
    상세보기

이 특허를 인용한 특허 (11)

  1. Doris, Bruce B.; He, Hong; Khakifirooz, Ali; Rubin, Joshua M., CMOS structures with selective tensile strained NFET fins and relaxed PFET fins.
    상세보기
  2. Ke, Chung-Hu; Lee, Wen-Chin; Yeo, Yee-Chia; Ko, Chih-Hsin; Hu, Chenming, High performance semiconductor devices fabricated with strain-induced processes and methods for making same.
    상세보기
  3. Ke,Chung Hu; Lee,Wen Chin; Yeo,Yee Chia; Ko,Chih Hsin; Hu,Chenming, High performance semiconductor devices fabricated with strain-induced processes and methods for making same.
    상세보기
  4. Yin, Haizhou; Jiang, Wei, Semiconductor device and method for manufacturing the same.
    상세보기
  5. Tran, Luan C., Semiconductor processing methods of forming transistors, semiconductor processing methods of forming dynamic random access memory circuitry, and related integrated circuitry.
    상세보기
  6. Tran,Luan C., Semiconductor processing methods of forming transistors, semiconductor processing methods of forming dynamic random access memory circuitry, and related integrated circuitry.
    상세보기
  7. Tran,Luan C., Semiconductor processing methods of forming transistors, semiconductor processing methods of forming dynamic random access memory circuitry, and related integrated circuitry.
    상세보기
  8. Smith, Elliot John; Sichler, Steffen, Semiconductor structure including a trench capping layer.
    상세보기
  9. Smith, Elliot John; Sichler, Steffen, Semiconductor structure including a trench capping layer and method for the formation thereof.
    상세보기
  10. Tran,Luan C., Transistor assemblies.
    상세보기
  11. Tran,Luan C., Transistor assembly.
    상세보기

관련 콘텐츠

문의처: helpdesk@kisti.re.kr전화: 080-969-4114

Copyright KISTI. All Rights Reserved.

AI-Helper ※ AI-Helper는 오픈소스 모델을 사용합니다.

AI-Helper 아이콘
AI-Helper
안녕하세요, AI-Helper입니다. 좌측 "선택된 텍스트"에서 텍스트를 선택하여 요약, 번역, 용어설명을 실행하세요.
※ AI-Helper는 부적절한 답변을 할 수 있습니다.

선택된 텍스트

맨위로