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[미국특허] Differential delay cell with common delay control and power supply 원문보기

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • H03B-005/24
  • H03L-007/099
  • H03H-011/26
  • H03K-003/00
출원번호 US-0584565 (2000-05-31)
발명자 / 주소
  • Rajendran Nair
  • Stephen R. Mooney
출원인 / 주소
  • Intel Corporation
대리인 / 주소
    Schwegman, Lundberg, Woessner & Kluth, P.A.
인용정보 피인용 횟수 : 20  인용 특허 : 3

초록 ▼

A differential delay cell includes load transistors and a current source transistor biased linearly. The delay control input of the differential delay cell is also the power supply input such that when the power supply voltage changes, the delay in the differential delay cell changes. The resistance

대표청구항 ▼

1. A differential delay cell comprising:a first input transistor and a second input transistor; a first load transistor coupled drain to source between the first input transistor and a delay control input node, the first load transistor having a first gate; a first resistor coupled between the first

이 특허에 인용된 특허 (3) 인용/피인용 타임라인 분석

  1. Kostelnik Matthew M. ; Pietruszynski David M., System and method for improving the regulation of a supply voltage for a controllable oscillator using feed forward cont.
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  2. Ewen John F. (Yorktown Heights NY) Soyuer Mehmet (Yorktown Heights NY), VCO bias circuit with low supply and temperature sensitivity.
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  3. Fiedler Alan ; Mactaggart Iain Ross, VCO supply voltage regulator.
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이 특허를 인용한 특허 (20) 인용/피인용 타임라인 분석

  1. Bell,Marshall J.; Kozisek,James R., Circuit for multiplexing a tapped differential delay line to a single output.
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  2. Lin, Feng, Clock distribution network.
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  3. Lin, Feng, Clock distribution network.
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  4. Lin, Feng, Clock distribution network.
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  5. Mano, Ryuji; Yoshimura, Tsutomu, Clock generator for generating internal clock signal synchronized with reference clock signal.
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  6. Tomar, Bhawna; Rengarajan, Krishman S.; Rao, Shetti Shanmukheshwara, DLL circuit, semiconductor device using the same, and method for controlling DLL circuit.
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  7. Dreps, Daniel; Friedman, Daniel; Kim, Seongwon; Saenz, Hector; Wiedemeier, Glen, Delay line regulation using high-frequency micro-regulators.
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  8. Schmitt, Jonathan; Roisen, Roger L., Delay locked loop having internal test path.
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  9. Oka,Toshihide; Ito,Hironobu, Digital signal buffer circuit.
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  10. Mayer,Hermann; Hilserecher,Joerg; Vogel,Guenter, Driver device for a voltage-controlled oscillator.
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  11. Lee, KyeHyung; Xu, Jianping; Paillet, Fabrice; Karnik, Tanay, Interpolation delay cell for 2ps resolution jitter injector in optical link transceiver.
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  12. Mauritz,Karl H.; Langley,Todd C., Network fabric physical layer.
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  13. Dimmler,Klaus; Rotzoll,Robert R., Non-quasistatic phase lock loop frequency divider circuit.
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  14. Groen, Eric D.; Boecker, Charles W.; Black, William C.; Gaboury, Michael J., Ring oscillator with peaking stages.
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  15. Yeh, Chun Yuan, Slew rate controlled output circuit.
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  16. Bas, Gilles; Cheynet De Beaupre, Vincent; Lakhdar, Zaid; Rahajandraibe, Weneestas, Temperature compensation for a voltage-controlled oscillator.
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  17. Kunanayagam, Mohan Krishna; Sharma, Shubha, Voltage controlled oscillator delay cell.
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  18. Kunanayagam,Mohan Krishna; Sharma,Shubha, Voltage controlled oscillator delay cell.
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  19. Ko, Jae Gan, Voltage-controlled oscillator generating output signal finely tunable in wide frequency range and variable delay circuits included therein.
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  20. Park, Jae-Hyun; Shin, Jong-Shin, Voltage-controlled oscillator, phase-locked loop (PLL) circuit, and clock generator.
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