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특허 상세정보

Differential delay cell with common delay control and power supply

특허상세정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판) H03B-005/24    H03L-007/099    H03H-011/26    H03K-003/00   
미국특허분류(USC) 331/057; 331/034; 331/1770R; 327/158; 327/159; 327/280; 327/287
출원번호 US-0584565 (2000-05-31)
발명자 / 주소
  • Rajendran Nair
  • Stephen R. Mooney
출원인 / 주소
  • Intel Corporation
대리인 / 주소
    Schwegman, Lundberg, Woessner & Kluth, P.A.
인용정보 피인용 횟수 : 20  인용 특허 : 3
초록

A differential delay cell includes load transistors and a current source transistor biased linearly. The delay control input of the differential delay cell is also the power supply input such that when the power supply voltage changes, the delay in the differential delay cell changes. The resistance presented by the load transistors changes as a function of the power supply voltage, as does the current sourced by the variable current source. The combination of changing resistance and changing current as the power supply voltage changes results in a subst...

대표
청구항

1. A differential delay cell comprising:a first input transistor and a second input transistor; a first load transistor coupled drain to source between the first input transistor and a delay control input node, the first load transistor having a first gate; a first resistor coupled between the first gate and a reference node; a second load transistor coupled drain to source between the second input transistor and the delay control input node, the second load transistor having a second gate; a second resistor coupled between the second gate and the refere...

이 특허를 인용한 특허 (20)

  1. Bell,Marshall J.; Kozisek,James R., Circuit for multiplexing a tapped differential delay line to a single output.
  2. Lin, Feng, Clock distribution network.
  3. Lin, Feng, Clock distribution network.
  4. Lin, Feng, Clock distribution network.
  5. Mano, Ryuji; Yoshimura, Tsutomu, Clock generator for generating internal clock signal synchronized with reference clock signal.
  6. Tomar, Bhawna; Rengarajan, Krishman S.; Rao, Shetti Shanmukheshwara, DLL circuit, semiconductor device using the same, and method for controlling DLL circuit.
  7. Dreps, Daniel; Friedman, Daniel; Kim, Seongwon; Saenz, Hector; Wiedemeier, Glen, Delay line regulation using high-frequency micro-regulators.
  8. Schmitt, Jonathan; Roisen, Roger L., Delay locked loop having internal test path.
  9. Oka,Toshihide; Ito,Hironobu, Digital signal buffer circuit.
  10. Mayer,Hermann; Hilserecher,Joerg; Vogel,Guenter, Driver device for a voltage-controlled oscillator.
  11. Lee, KyeHyung; Xu, Jianping; Paillet, Fabrice; Karnik, Tanay, Interpolation delay cell for 2ps resolution jitter injector in optical link transceiver.
  12. Mauritz,Karl H.; Langley,Todd C., Network fabric physical layer.
  13. Dimmler,Klaus; Rotzoll,Robert R., Non-quasistatic phase lock loop frequency divider circuit.
  14. Groen, Eric D.; Boecker, Charles W.; Black, William C.; Gaboury, Michael J., Ring oscillator with peaking stages.
  15. Yeh, Chun Yuan, Slew rate controlled output circuit.
  16. Bas, Gilles; Cheynet De Beaupre, Vincent; Lakhdar, Zaid; Rahajandraibe, Weneestas, Temperature compensation for a voltage-controlled oscillator.
  17. Kunanayagam, Mohan Krishna; Sharma, Shubha, Voltage controlled oscillator delay cell.
  18. Kunanayagam,Mohan Krishna; Sharma,Shubha, Voltage controlled oscillator delay cell.
  19. Ko, Jae Gan, Voltage-controlled oscillator generating output signal finely tunable in wide frequency range and variable delay circuits included therein.
  20. Park, Jae-Hyun; Shin, Jong-Shin, Voltage-controlled oscillator, phase-locked loop (PLL) circuit, and clock generator.