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Programmable device 원문보기

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • H03K-019/177
출원번호 US-0500846 (2000-02-10)
우선권정보 JP-0033252 (1999-02-10)
발명자 / 주소
  • Koichiro Furuta JP
  • Taro Fujii JP
  • Masato Motomura JP
출원인 / 주소
  • NEC Corporation JP
대리인 / 주소
    Sughrue Mion, PLLC
인용정보 피인용 횟수 : 15  인용 특허 : 6

초록 ▼

Disclosed is a programmable device that has a programmable cell that operates as programmable logic or memory by internal storage means and a wiring network that is composed of a plurality of wiring lines and determines the line-connection state of a wiring group according to the storage means. In t

대표청구항 ▼

1. A programmable device, comprising:a programmable cell that operates as programmable logic or memory by internal storage means; and a wiring network that is composed of a plurality of wiring lines and determines the line-connection state of a wiring group according to said storage means; wherein s

이 특허에 인용된 특허 (6)

  1. Wittig Ralph D. ; Mohan Sundararajarao ; Carberry Richard A., FPGA configurable logic block with multi-purpose logic/memory circuit.
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  2. Furtek Frederick C. ; Mason Martin T. ; Luking Robert B., FPGA structure having main, column and sector clock lines.
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  3. Voogel Martin L., Layout architecture and method for fabricating PLDs including multiple discrete devices formed on a single chip.
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  4. Gould Scott Whitney ; Iadanza Joseph Andrew ; Keyser ; III Frank Ray ; Zittritsch Terrance John, Method of operating a field programmable memory array with a field programmable gate array.
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  5. Bauer Trevor J., Structure and method for loading RAM data within a programmable logic device.
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  6. Steele Randy C. (Southlake TX), User-writable random access memory logic block for programmable logic devices.
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이 특허를 인용한 특허 (15)

  1. Guccione, Steven A.; Sundararajan, Prasanna, Adaptable configuration interface for a programmable logic device.
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  2. Huppenthal,Jon M.; Seeman,Thomas R.; Burton,Lee A., Computer system architecture and memory controller for close-coupling within a hybrid processing system utilizing an adaptive processor interface port.
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  3. Toi,Takao; Awashima,Toru; Miyazawa,Yoshiyuki; Nakamura,Noritsugu; Fujii,Taro; Furuta,Koichiro; Motomura,Masato, Data processing apparatus and method for generating the data of an object program for a parallel operation apparatus.
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  4. Kami, Hirokazu; Toi, Takao; Awashima, Toru; Anjo, Kenichiro; Furuta, Koichiro; Fujii, Taro; Motomura, Masato, Data processing system for debugging utilizing halts in a parallel device.
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  5. Settles,Curtis, Interface for rapid prototyping system.
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  6. Sun, Chung; Huang, Eddy C., Method and apparatus of memory clearing with monitoring RAM memory cells in a field programmable gated array.
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  7. Sun,Chung; Huang,Eddy C., Method and apparatus of memory clearing with monitoring RAM memory cells in a field programmable gated array.
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  8. Sun,Chung; Huang,Eddy C., Method and apparatus of memory clearing with monitoring RAM memory cells in a field programmable gated array.
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  9. Settles,Curtis, Radio prototyping system.
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  10. Lepape, Olivier V., Reconfigurable integrated circuits with scalable architecture including a plurality of special function elements.
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  11. LePape,Olivier V., Reconfigurable integrated circuits with scalable architecture including one or more adders.
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  12. Lepape,Olivier V., Reconfigurable integrated circuits with scalable architecture including one or more adders.
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  13. John Morelli ; H. Richard Kendall, Reconfigurable logic for a computer.
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  14. Huppenthal,Jon M.; Kellam,Denis O., Reconfigurable processor element utilizing both coarse and fine grained reconfigurable elements.
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  15. Yoda, Katsuhiro; Sugiyama, Iwao, Semiconductor integrated circuit with selected signal line coupling.
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