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Method of making a dual damascene structure with modified insulation 원문보기

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • H01L-021/4763
출원번호 US-0788661 (2001-02-21)
우선권정보 JP-0044499 (2000-02-22)
발명자 / 주소
  • Naoteru Matsubara JP
  • Hideki Mizuhara JP
출원인 / 주소
  • Sanyo Electric Co., Ltd. JP
대리인 / 주소
    Armstrong, Westerman & Hattori, LLP
인용정보 피인용 횟수 : 19  인용 특허 : 8

초록

A semiconductor device having a dual damascene structure having a highly reliable multilayered interconnection is applied to the present invention. A protective film (12) is formed on a first interconnection (11), and a modified SOG film (13a) is then provided thereon. An etch stopper film (14) is f

대표청구항

1. A method of fabricating a semiconductor device, comprising the steps of:forming a first insulation film on a first interconnection; forming a coating film on the first insulation film and forming a second insulation film by modifying the coating film by implanting ion impurities into the coating

이 특허에 인용된 특허 (8)

  1. Watanabe Hiroyuki,JPX ; Mizuhara Hideki,JPX ; Saito Kimihide,JPX, Fabrication method of semiconductor device including insulation film with decomposed organic content.
  2. Subramanian Ramkumar ; Lyons Christopher F. ; Okoroanyanwu Uzodinma, Interconnect structure with low k dielectric materials and method of making the same with single and dual damascene techniques.
  3. Liu Qizhi ; Feiler David ; Zhao Bin ; Brongo Maureen R., Method for dual damascene process using electron beam and ion implantation cure methods for low dielectric constant materials.
  4. Huang Yimin,TWX, Method for forming dual damascene structure.
  5. Naik Mehul ; Broydo Samuel, Method of producing an interconnect structure for an integrated circuit.
  6. Chang Chung-I,TWX ; Chen Lai-Juh,TWX, Method to improve the roughness of metal deposition on low-k material.
  7. Chooi Simon,SGX ; Gupta Subhash,SGX ; Zhou Mei-Sheng,SGX ; Hong Sangki,SGX, Non-metallic barrier formation for copper damascene type interconnects.
  8. Watanabe Hiroyuki,JPX ; Mizuhara Hideki,JPX ; Misawa Kaori,JPX ; Hirase Masaki,JPX ; Aoe Hiroyuki,JPX, Process for producing semiconductor devices.

이 특허를 인용한 특허 (19)

  1. Lin, Mou-Shiung; Lee, Jin-Yuan; Huang, Ching-Cheng, Chip structure and process for forming the same.
  2. Yamazaki, Shunpei; Sakakura, Masayuki; Nagai, Masaharu; Matsuda, Yutaka; Akimoto, Kengo; Fujii, Gen; Yamaguchi, Tetsuji, Display device and manufacturing method of display device.
  3. Yamazaki, Shunpei; Sakakura, Masayuki; Nagai, Masaharu; Matsuda, Yutaka; Akimoto, Kengo; Fujii, Gen; Yamaguchi, Tetsuji, Display device and manufacturing method of display device.
  4. Yamazaki, Shunpei; Sakata, Junichiro; Hamada, Takashi; Nagai, Masaharu; Matsuda, Yutaka, Light emitting device and method for manufacturing the same.
  5. Yamazaki, Shunpei; Sakata, Junichiro; Hamada, Takashi; Nagai, Masaharu; Matsuda, Yutaka, Light emitting device and method for manufacturing the same.
  6. Lin, Mou-Shiung; Lee, Jin-Yuan; Huang, Ching-Cheng, Method for fabricating circuitry component.
  7. Wang, Chin-Jung; Chen, Tong-Yu, Method for forming openings in low dielectric constant material layer.
  8. Park,Jeong Ho, Method for manufacturing semiconductor device using dual-damascene pattern.
  9. Mahler, Joachim; Brunnbauer, Markus; Mengel, Manfred; Schilz, Christof Matthias, Method for producing a device and device.
  10. Chen, Hsien-Wei; Tsai, Hao-Yi; Lii, Mirng-Ji; Yu, Chen-Hua, Method of fabricating a post-passivation interconnect structure.
  11. Besser, Paul R.; Zhao, Larry; Wu, Donggang David, Method of selectively alloying interconnect regions by ion implantation.
  12. Singh, Sunil Kumar; Srivastava, Ravi Prakash; Tang, Teck Jung; Zaleski, Mark Alexander, Methods of fabricating BEOL interlayer structures.
  13. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  14. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  15. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  16. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  17. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  18. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  19. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
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