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[미국특허] Dynamic duty cycle adjuster 원문보기

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • H03K-003/017
출원번호 US-0749335 (2000-12-27)
발명자 / 주소
  • David William Boerstler
  • Daniel Mark Dreps
  • Byron Lee Krauter
  • Hung Cai Ngo
출원인 / 주소
  • International Business Machines Corporation
대리인 / 주소
    Casimer K. Salys
인용정보 피인용 횟수 : 21  인용 특허 : 8

초록

A method of controlling a clock signal in a clock distribution network, by detecting an error in a duty cycle of the clock signal, and dynamically adjusting the body voltage of one or more devices in the clock distribution network, based on the detected error. Where the electronic device is a p-type

대표청구항

1. A method of controlling a clock signal for an electronic system, comprising the steps of:detecting an error in a duty cycle of a clock signal in a clock distribution network of the electronic system; and dynamically adjusting, to any one of at least three voltages, a body voltage of at least one

이 특허에 인용된 특허 (8)

  1. Uehara Takafumi (Tokyo JPX) Dehara Masayoshi (Tokyo JPX), Automatic clock duty cycle adjusting circuit.
  2. Yamauchi Tadaaki,JPX ; Arimoto Kazutami,JPX, CMOS substrate biasing for threshold voltage control.
  3. Drost Robert J. ; Cruz Jose M. ; Bosnyak Robert J., Clock duty cycle control technique.
  4. Blum David W., Clock signal duty cycle correction circuit and method.
  5. Jeong Deog-Kyoon,KRX, Data receiving method and circuit of digital communication system.
  6. Donnelly Kevin S. ; Chau Pak Shing ; Horowitz Mark A. ; Lee Thomas H. ; Johnson Mark G. ; Lau Benedict C. ; Yu Leung ; Garlepp Bruno W. ; Chan Yiu-Fai ; Kim Jun ; Tran Chanh Vi ; Stark Donald C., Delay-locked loop circuitry for clock delay adjustment.
  7. Lee Peter W. ; Tsao Hsing-Ya,TWX ; Hsu Fu-Chang,TWX, Frequency trimmable oscillator and frequency multiplier.
  8. Houston Theodore W., Optimizing the operating characteristics of a CMOS integrated circuit.

이 특허를 인용한 특허 (21)

  1. Partsch,Torsten, Circuit and method for adjusting threshold drift over temperature in a CMOS receiver.
  2. Chang, Kun-Yung; Wu, Ting, Clock circuitry for generating multiple clocks with time-multiplexed duty cycle adjustment.
  3. Minzoni,Alessandro, Clock controller with integrated DLL and DCC.
  4. Oh, Young Hoon, Clock modulation circuit for correcting duty ratio and spread spectrum clock generator including the same.
  5. Heliö, Petri, Digital clock dividing circuit.
  6. Kim,Joonho; Kim,Jung Pill; Minzoni,Alessandro, Digital duty cycle corrector.
  7. Lesea,Austin H.; Wu,Yiding, Duty cycle characterization and adjustment.
  8. Dai, Liang; Nguyen, Lam V., Duty cycle correction circuit.
  9. Boerstler, David W.; Hailu, Eskinder; Qi, Jieming, Duty cycle correction circuit whose operation is largely independent of operating voltage and process.
  10. Boerstler,David W.; Hailu,Eskinder; Qi,Jieming, Duty cycle correction circuit whose operation is largely independent of operating voltage and process.
  11. Ling, Kuok; Kulas, Martin, High-speed duty cycle control circuit.
  12. Yanagidaira, Kosuke; Ozaki, Shouichi; Kubota, Kenro, Level shift circuit.
  13. Kizer, Jade M.; Vu, Roxanne T., Method and apparatus for digital duty cycle adjustment.
  14. Cacho, Florian; Huard, Vincent, Method and circuit for integrated circuit body biasing.
  15. Thiagarajan, Pradeep; Malladi, Anjali R., Programmable duty cycle setter employing time to voltage domain referenced pulse creation.
  16. Huang,Hong Yi; Chiu,Wei Ming; Chu,Yuan Hua, Pulse-width control loop for clock with pulse-width ratio within wide range.
  17. Hass, Kenneth, Self regulating body bias generator.
  18. Verma,Himanshu J.; Oh,Kwansuhk, Signal adjustment for duty cycle control.
  19. Boerstler, David W.; Hailu, Eskinder; Kaneko, Masaaki; Qi, Jieming, Structure for a circuit obtaining desired phase locked loop duty cycle without pre-scaler.
  20. Boerstler, David W.; Hailu, Eskinder; Qi, Jieming, Structure for a duty cycle correction circuit.
  21. Wodnicki, Robert G., Ultrasound transmitter with voltage-controlled rise/fall time variation.
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