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Passivation structure for an integrated circuit 원문보기

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • H01L-023/58
출원번호 US-0115418 (1998-07-14)
발명자 / 주소
  • Bohr, Mark T.
출원인 / 주소
  • Intel Corporation
대리인 / 주소
    Blakely, Sokoloff, Taylor & Zafman LLP
인용정보 피인용 횟수 : 9  인용 특허 : 9

초록

A novel passivation structure and its method of fabrication. According to the present invention a first dielectric layer is formed upon a conductive layer formed over a substrate. The first dielectric layer and the conductive layer are then patterned into a first dielectric capped interconnect and a

대표청구항

A novel passivation structure and its method of fabrication. According to the present invention a first dielectric layer is formed upon a conductive layer formed over a substrate. The first dielectric layer and the conductive layer are then patterned into a first dielectric capped interconnect and a

이 특허에 인용된 특허 (9)

  1. Isobe Akira (Tokyo JPX), Method for fabricating multi-level interconnection structure for semiconductor device.
  2. Wang Chin-Kun,TWX, Method for forming a low capacitance dielectric layer.
  3. Fiordalice Robert W. (Austin TX) Maniar Papu D. (Austin TX) Klein Jeffrey L. (Austin TX), Method for forming inlaid interconnects in a semiconductor device.
  4. Hsiao Yung-Kuan,TWX ; Wu Cheng-Ming,TWX ; Lee Yu-Hua,TWX, Method for reducing bonding pad loss using a capping layer when etching bonding pad passivation openings.
  5. Kwasnick Robert F. (Schenectady NY) Wei Ching-Yeu (Schenectady NY) Kingsley Jack D. (Schenectady NY), Method of fabricating solid state radiation imager with high integrity barrier layer.
  6. Yabu Toshiki,JPX ; Segawa Mizuki,JPX, Method of making a semiconductor device.
  7. Hsu Ting-Chen (Austin TX) Travis Edward O. (Austin TX) Howard Clifford M. (Austin TX) Jamison Stephen G. (Buda TX), Process for forming a semiconductor device having a bond pad.
  8. Harada Shigeru (Hyogo-ken JPX) Hagi Kimio (Hyogo-ken JPX) Tsumura Kiyoaki (Hyogo-ken JPX), Process of passivating a semiconductor device bonding pad by immersion in O2 or O3 solution<.
  9. Taylor Scott A., Thermal enhancing test/burn in socket for C4 and tab packaging.

이 특허를 인용한 특허 (9)

  1. Kloster,Grant; Ramanathan,Shriram; Chen,Chin Chang; Fischer,Paul, Method of bonding semiconductor devices.
  2. Daubenspeck,Timothy H.; Gambino,Jeffrey Peter; Muzzy,Christopher David; Sauter,Wolfgang; Sprogis,Edmund Juris, Post bump passivation for soft error protection.
  3. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  4. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  5. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  6. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  7. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  8. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  9. Lin, Mou-Shiung, Top layers of metal for high performance IC's.

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