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Bumping process to increase bump height and to create a more robust bump structure 원문보기

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • H01L-021/44
출원번호 US-0950227 (2001-09-10)
발명자 / 주소
  • Fan, Yang-Tung
  • Chu, Cheng-Yu
  • Fan, Fu-Jier
  • Lin, Shih-Jane
  • Peng, Chiou-Shian
  • Chen, Yen-Ming
  • Lin, Kuo-Wei
출원인 / 주소
  • Taiwan Semiconductor Manufacturing Company
대리인 / 주소
    Saile, George O.Ackerman, Stephen B.
인용정보 피인용 횟수 : 39  인용 특허 : 7

초록 ▼

A new process is provided which is an extension and improvement of present processing for the creation of a solder bump. After the layers of Under Bump Metal and a layer of solder metal have been created in patterned and etched format and overlying the contact pad, following a conventional processin

대표청구항 ▼

A new process is provided which is an extension and improvement of present processing for the creation of a solder bump. After the layers of Under Bump Metal and a layer of solder metal have been created in patterned and etched format and overlying the contact pad, following a conventional processin

이 특허에 인용된 특허 (7)

  1. Akram Salman, Conductive bumps on die for flip chip application.
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  2. Advocate ; Jr. Gerald Gerard ; Fanti Lisa A. ; Nye ; III Henry Atkinson, Dry film resist removal in the presence of electroplated C4's.
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  3. Chakravorty Kishore K., Low cost chip size package and method of fabricating the same.
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  4. Farnworth Warren M., Mask repattern process.
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  5. Massingill Thomas ; McCormack Mark Thomas ; Jiang Hunt Hang, Semiconductor with polymeric layer.
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  6. Lizabeth Ann Keser ; Treliant Fang, Stress compensation composition and semiconductor component formed using the stress compensation composition.
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  7. Yamaguchi Kazufumi,JPX ; Mitani Tsutomu,JPX ; Asabe Mitsuo,JPX, Substrate on which bumps are formed and method of forming the same.
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이 특허를 인용한 특허 (39)

  1. Zuniga-Ortiz, Edgar R.; Koduri, Sreenivasan K., Flip-chip without bumps and polymer for board assembly.
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  2. Tsai, Yu-Ying; Chen, Shih-Ming; Lin, Kuo-Wei, IC chip solder bump structure and method of manufacturing same.
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  3. Lu,Szu Wei; Lee,Hsin Hui; Lee,Chien Hsiun; Lii,Mirng Ji, Low CTE substrates for use with low-k flip-chip package devices.
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  4. Wu, Tsung-Hua; Huang, Min-Lung; Lee, Shih-Chang; Fang, Jen-Kuang; Yeh, Yung-I, Method of forming bumps.
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  5. Huang, Cheng Tang, Packaging conductive structure and method for forming the same.
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  6. Lin,Mou Shiung; Lee,Jin Yuan, Post passivation structure for semiconductor chip or wafer.
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  7. Lu,Szu Wei; Lee,Hsin Hui; Wang,Chung Yu; Lii,Mirng Ji, Reducing cracking of high-lead or lead-free bumps by matching sizes of contact pads and bump pads.
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  8. Koutney, Jr., William W. C., Self aligned bump passivation.
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  9. Ikumo, Masamitsu; Yoda, Hiroyuki; Watanabe, Eiji, Semiconductor device and manufacturing method of the same.
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  10. Ikumo,Masamitsu; Yoda,Hiroyuki; Watanabe,Eiji, Semiconductor device and manufacturing method of the same.
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  11. Barton, Jeffrey B.; Salazar, Diane M.; Durham, Joseph H., Semiconductor device interconnect systems and methods.
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  12. Ding, Jingxiu; He, Zuopeng, Semiconductor structure and fabrication method thereof.
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  13. Tsai, Yu-Ying; Chen, Shih-Ming; Lin, Kuo-Wei, Solder bump and related intermediate structure having primary and secondary portions and method of manufacturing same.
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  14. Daubenspeck, Timothy H.; Gambino, Jeffrey P.; Misra, Ekta; Muzzy, Christopher D.; Sauter, Wolfgang; Scott, George J., Solder bump connections.
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  15. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
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  16. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
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  17. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
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  18. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
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  19. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
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  20. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
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  21. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
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  22. Lin, Mou-Shiung; Lee, Jin-Yuan, Top layers of metal for high performance IC's.
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  23. Lin, Mou-Shiung; Lee, Jin-Yuan, Top layers of metal for high performance IC's.
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  24. Lin, Mou-Shiung; Lee, Jin-Yuan, Top layers of metal for high performance IC's.
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  25. Lin,Mou Shiung, Top layers of metal for high performance IC's.
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  26. Lin,Mou Shiung, Top layers of metal for high performance IC's.
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  27. Lin,Mou Shiung, Top layers of metal for high performance IC's.
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  28. Lin,Mou Shiung, Top layers of metal for high performance IC's.
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  29. Lin,Mou Shiung, Top layers of metal for high performance IC's.
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  30. Lin,Mou Shiung, Top layers of metal for high performance IC's.
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  31. Lin,Mou Shiung, Top layers of metal for high performance IC's.
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  32. Lin,Mou Shiung, Top layers of metal for high performance IC's.
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  33. Lin,Mou Shiung, Top layers of metal for high performance IC's.
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  34. Lin,Mou Shiung, Top layers of metal for high performance IC's.
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  35. Lin,Mou Shiung, Top layers of metal for high performance IC's.
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  36. Lin,Mou Shiung, Top layers of metal for high performance IC's.
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  37. Lin, Mou-Shiung; Chou, Chiu-Ming; Chou, Chien-Kang, Top layers of metal for integrated circuits.
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  38. Liu, Yu-Wen; Tsai, Hao-Yi; Chen, Hsien-Wei; Jeng, Shin-Puu; Chen, Ying-Ju; Hou, Shang-Yun; Tsao, Pei-Haw; Yu, Chen-Hua, Underbump metallization structure.
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  39. Zhang,Jian, Void free solder arrangement for screen printing semiconductor wafers.
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