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NTIS 바로가기국가/구분 | United States(US) Patent 등록 |
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국제특허분류(IPC7판) |
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출원번호 | US-0964708 (2001-09-28) |
우선권정보 | JP-0304099 (2000-10-03) |
발명자 / 주소 |
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출원인 / 주소 |
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대리인 / 주소 |
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인용정보 | 피인용 횟수 : 36 인용 특허 : 4 |
A testing apparatus and a fabricating method of a semiconductor integrated circuit device for reducing the fabrication cost by placing, in the wafer level burn-in, divided contactors in equally contact with the full surface of wafer, enabling repair of each contactor and improving the yield of conta
1. A semiconductor integrated circuit device fabrication method comprising: performing an electrical test to a plurality of wafer surface regions over a major surface of a wafer, each of said plurality of wafer surface regions including a plurality of chip regions, using a plate holding structure
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