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Arrangement and method for providing an imaging path using a silicon-crystal damaging laser 원문보기

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • H01L-021/302
출원번호 US-0383781 (1999-08-26)
발명자 / 주소
  • Goruganthu, Rama R.
  • Bruce, Michael R.
출원인 / 주소
  • Advanced Micro Devices, Inc.
인용정보 피인용 횟수 : 15  인용 특허 : 7

초록

According to one aspect of the disclosure, laser-thermal annealing is used to clear an imaging path through the back side of a semiconductor device after the back side of the chip has been thinned to expose a selected region in the substrate. For many applications, thinning results in the formation

대표청구항

According to one aspect of the disclosure, laser-thermal annealing is used to clear an imaging path through the back side of a semiconductor device after the back side of the chip has been thinned to expose a selected region in the substrate. For many applications, thinning results in the formation

이 특허에 인용된 특허 (7)

  1. Bruce Victoria J. ; Dabney Gregory A., Analyzing an electronic circuit formed upon a frontside surface of a semiconductor substrate by detecting radiation exiting a backside surface coated with an antireflective material.
  2. Nishida Tetsuro,JPX, Apparatus for recognizing the shape of a semiconductor wafer.
  3. Jack Michael D. ; Ray Michael ; Wyles Richard H., Integrated IR, visible and NIR sensor and methods of fabricating same.
  4. Tanaka Koichiro,JPX ; Yamaguchi Naoaki,JPX, Laser processing method of semiconductor device.
  5. Takemura Yasuhiko,JPX ; Yamazaki Shunpei,JPX, Method of manufacturing SOI semiconductor integrated circuit.
  6. Ohtani Hisashi,JPX ; Fukunaga Takeshi,JPX ; Miyanaga Akiharu,JPX, Process for fabricating semiconductor device.
  7. Makita Naoki,JPX ; Funai Takashi,JPX, Semiconductor device and method for producing the same.

이 특허를 인용한 특허 (15)

  1. Lin, Mou-Shiung; Lin, I, Shih-Hsiung, Chip package having a chip combined with a substrate via a copper pillar.
  2. Chen, Ke-Hung; Lin, Shih-Hsiung; Lin, Mou-Shiung, Chip package with dam bar restricting flow of underfill.
  3. Lee, Jin-Yuan; Chou, Chien-Kang; Lin, Shih-Hsiung; Kuo, Hsi-Shan, Cylindrical bonding structure and method of manufacture.
  4. Lee, Jin-Yuan; Lin, Mou-Shiung; Huang, Ching-Cheng, Low fabrication cost, fine pitch and high reliability solder bump.
  5. Lee, Jin-Yuan; Lei, Ming-Ta; Huang, Ching-Cheng; Lin, Chuen-Jye, Low fabrication cost, high performance, high reliability chip scale package.
  6. Lee, Jin-Yuan; Lei, Ming-Ta; Huang, Ching-Cheng; Lin, Chuen-Jye, Low fabrication cost, high performance, high reliability chip scale package.
  7. Lee, Jin-Yuan; Lei, Ming-Ta; Huang, Ching-Cheng; Lin, Chuen-Jye, Low fabrication cost, high performance, high reliability chip scale package.
  8. Lin, Mou-Shiung, Metallization structure over passivation layer for IC chip.
  9. Lee, Jin-Yuan; Chou, Chien-Kang; Lin, Shih-Hsiung; Kuo, Hsi-Shan, Method for fabricating circuit component.
  10. Lin, Shih-Hsiung; Lin, Mou-Shiung, Method of joining chips utilizing copper pillar.
  11. Huang, Ching-Cheng; Lin, Chuen-Jye; Lei, Ming-Ta; Lin, Mou-Shiung, Reliable metal bumps on top of I/O pads after removal of test probe marks.
  12. Huang,Ching Cheng; Lin,Chuen Jye; Lei,Ming Ta; Lin,Mou Shiung, Reliable metal bumps on top of I/O pads after removal of test probe marks.
  13. Lin, Mou-Shiung, Solder interconnect on IC chip.
  14. Lin, Mou-Shiung; Chen, Michael; Chou, Chien-Kang; Chou, Mark, Wirebond pad for semiconductor chip or wafer.
  15. Dance, Bruce Guy Irvine; Kellar, Ewen James Crawford, Workpiece structure modification.
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