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Method to selectively cap interconnects with indium or tin bronzes and/or oxides thereof and the interconnect so capped 원문보기

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • H01L-023/48
  • H01L-023/52
  • H01L-029/40
출원번호 US-0852142 (2004-05-25)
발명자 / 주소
  • Edelstein,Daniel C.
  • Kang,Sung Kwon
  • McGlashan Powell,Maurice
  • O'Sullivan,Eugene J.
  • Walker,George F.
출원인 / 주소
  • International Business Machines Corporation
대리인 / 주소
    Connolly Bove Lodge &
인용정보 피인용 횟수 : 1  인용 특허 : 12

초록

A method to selectively cap interconnects with indium or tin bronzes and copper oxides thereof is provided. The invention also provides the interconnect and copper surfaces so formed.

대표청구항

What is claimed is: 1. A copper composite material comprising: a copper structure; and a metal coating disposed on a surface of the copper structure, wherein the metal coating comprises a metal oxide, the metal oxide comprising tin or indium, and the copper composite material has a copper oxidation

이 특허에 인용된 특허 (12)

  1. Bokisa George S. (North Olmsted OH) Willis William J. (North Royalton OH), Aqueous electroless plating solutions.
  2. Dodd John R. (Wilmington) Arduengo ; III Anthony J. (Wilmington) King Randal D. (Wilmington DE) Vitale Americus C. (West Chester PA), Complexing agent for displacement tin plating.
  3. Sricharoenchaikit Prasit (Millis) Calabrese Gary S. (North Andover) Gulla Michael (Millis MA), Controlled electroless plating.
  4. Senda Atsuo (Kyoto JPX) Morita Kazuhiro (Kyoto JPX) Takano Yoshihiko (Kyoto JPX), Electroless plating solution.
  5. Motsiff William Thomas ; Geffken Robert Michael ; Uttecht Ronald Robert, Integrated pad and fuse structure for planar copper metallurgy.
  6. Lynch Brian ; O'Brien Patrick, Interconnect bump for flip-chip integrated circuit including integral standoff and hourglass shaped solder coating.
  7. Carlos J. Sambucetti ; Daniel C. Edelstein ; John G. Gaudiello ; Judith M. Rubino ; George Walker, Method for preparing a conductive pad for electrical connection and conductive pad formed.
  8. Mallory ; Jr. Glenn O. (c/o Electroless Technologies 3860 Cloverdale Los Angeles CA 90008), Method for producing electroless polyalloys.
  9. Edelstein Daniel Charles ; McGahay Vincent ; Nye ; III Henry A. ; Ottey Brian George Reid ; Price William H., Robust interconnect structure.
  10. King Randal D. (Wilmington DE) Vitale Americus C. (West Chester PA), Stabilized spray displacement plating process.
  11. Holtzman Abraham M. (Bat Yam ILX) Relis Joseph (Ramat Gan ILX), Use of immersion tin and tin alloys as a bonding medium for multilayer circuits.
  12. Holtzman Abraham M. (Bat Yam ILX) Relis Joseph (Ramat Gan ILX), Use of immersion tin coating as etch resist.

이 특허를 인용한 특허 (1)

  1. Koike, Junichi; Fujii, Yoshito; Iijima, Jun; Shimizu, Noriyoshi; Maekawa, Kazuyoshi; Arita, Koji; Yagi, Ryotaro; Yoshimaru, Masaki, Semiconductor device having a multilevel interconnect structure and method for fabricating the same.
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