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Controlling multiple context processing elements based on transmitted message containing configuration data, address mask, and destination indentification 원문보기

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • G06F-015/163
  • G06F-015/16
출원번호 US-0838071 (2004-05-03)
발명자 / 주소
  • Mirsky,Ethan
  • French,Robert
  • Eslick,Ian
출원인 / 주소
  • Broadcom Corporation
인용정보 피인용 횟수 : 1  인용 특허 : 31

초록

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대표청구항

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이 특허에 인용된 특허 (31)

  1. Mohamed Ahmed Hassan, Architecture and method for sharing TLB entries through process IDS.
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  2. Deering Michael F. (Mountain View CA), Arithmetic logic system using the output of a first alu to control the operation of a second alu.
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  3. Freeman Ross H. (San Jose CA), Configurable electrical circuit having configurable logic elements and configurable interconnects.
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  4. Popli Sanjay (Sunnyvale CA) Pickett Scott (Los Gatos CA) Hawley David (Belmont CA) Moni Shankar (Santa Clara CA) Camarota Rafael C. (San Jose CA), Configuration features in a configurable logic array.
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  5. Trimberger Stephen M., Data processing system using a flash reconfigurable logic device as a dynamic execution unit for a sequence of instructions.
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  6. Garverick Tim (Cupertino CA) Camarota Rafael C. (San Jose CA), Dynamic three-state bussing capability in a configurable logic array.
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  7. DeHon Andre ; Knight ; Jr. Thomas F. ; Tau Edward ; Bolotski Michael ; Eslick Ian ; Chen Derrick ; Brown Jeremy, Dynamically programmable gate array with multiple contexts.
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  8. Casselman Steven Mark (Reseda CA), FPGA virtual computer for executing a sequence of program instructions by successively reconfiguring a group of FPGA in.
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  9. McAuley Anthony J. (Bloomfield NJ) Tsuchiya Paul F. (Lake Hopatcong NJ) Wilson Daniel V. (Rockaway Township ; Morris County NJ), Fast multilevel hierarchical routing table lookup using content addressable memory.
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  10. Kean Thomas A. (Edinburgh GB6), Hierarchically connectable configurable cellular array.
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  11. Cook Peter W. (Mount Kisco NY), IC chips including ALUs and identical register files whereby a number of ALUs directly and concurrently write results to.
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  12. Pierce Kerry M. (Canby OR) Erickson Charles R. (Fremont CA) Huang Chih-Tsung (Burlingame CA) Wieland Douglas P. (Sunnyvale CA), Interconnect architecture for field programmable gate array using variable length conductors.
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  13. DeHon Andre ; Mirsky Ethan ; Knight ; Jr. Thomas F., Intermediate-grain reconfigurable processing device.
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  14. Gainey Charles W. ; Gubitz Matthias,DEX ; McGee Harvey ; Shapley Charles E. ; Smith Robert A. ; Wicke Werner,DEX, Method and apparatus for controlling the configuration definitions in a data processing system with a plurality of proce.
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  15. Guyer James M. (Marlboro MA) Epstein David I. (Framingham MA) Keating David L. (Holliston MA) Anderson Walker (Arlington MA) Veres James E. (Framingham MA) Kimmens Harold R. (Hudson MA), Method and apparatus for enhancing the operation of a data processing system.
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  16. Leung Wai-Bor (Wescosville PA), Method and apparatus for verifying whether a bitstream received by a field programmable gate array (FPGA) is intended fo.
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  17. Yetter Jeffry D., Method and apparatus to eliminate redundant mapping in a TLB utilizing variable sized pages.
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  18. Ohkubo Yasuo (Tokyo JPX), Multiplex communication system.
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  19. Jon M. Huppenthal ; Paul A. Leskar, Multiprocessor with each processor element accessing operands in loaded input buffer and forwarding results to FIFO output buffer.
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  20. Wilkinson Paul Amba ; Barker Thomas Norman ; Dieffenderfer James Warren ; Kogge Peter Michael, Picket autonomy on a SIMD machine.
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  21. Chiarulli Donald M. (4724 Newcomb Dr. Baton Rouge LA 70808) Rudd W. G. (Dept. of Computer Science Oregon State University Corvallis OR 97331) Buell Duncan A. (1212 Chippenham Dr. Baton Rouge LA 70808, Processor utilizing reconfigurable process segments to accomodate data word length.
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  22. Agrawal Om P. (San Jose CA) Wright Michael J. (Menlo Park CA) Shen Ju (San Jose CA), Programmable gate array with improved interconnect structure, input/output structure and configurable logic block.
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  23. Ong Randy T. (Cupertino CA), Programmable logic device which stores more than one configuration and means for switching configurations.
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  24. Trimberger Stephen M. ; Carberry Richard A. ; Johnson Robert Anders ; Wong Jennifer, Programmable logic device with hierarchical confiquration and state storage.
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  25. Smith Stephen J., Reconfigurable computer architecture using programmable logic devices.
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  26. Saccardi Raymond J. (Laurel MD), Reconfigurable pipelined processor.
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  27. Gorin Allen L. (Fair Lawn NJ) Makofsky Patrick A. (Randolph NJ) Morton Nancy (Dover NJ) Oliver Neal C. (Madison NJ) Shively Richard R. (Convent Station NJ) Stanziola Christopher A. (Hyde Park NY), Reconfigurable signal processor.
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  28. Wright Michael L. ; Key Kenneth Michael ; Kerr Darren ; Jennings William E., System for context switching between processing elements in a pipeline of processing elements.
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  29. Spiller Cynthia J., System for method for performing a context switch operation in a massively parallel computer system.
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  30. Matchefts Marco J. ; Taylor Robert C. ; Pleshek Ronald A., System for updating selected part of configuration information stored in a memory of a network element depending on status of received state variable.
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  31. Duong Khue, Tile-based modular routing resources for high density programmable logic device.
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이 특허를 인용한 특허 (1)

  1. Ishebabi, Harold, Reconfigurable computing system and method of developing application for deployment on the same.
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