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Dual-damascene metallization interconnection 원문보기

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • H01L-023/52
출원번호 US-0871883 (2001-06-01)
발명자 / 주소
  • Agarwala,Birendra N.
  • Coker,Eric M.
  • Correale, Jr.,Anthony
  • Rathore,Hazara S.
  • Sullivan,Timothy D.
  • Wachnik,Richard A.
출원인 / 주소
  • International Business Machines Corporation
대리인 / 주소
    Schmeiser, Olsen & Watts
인용정보 피인용 횟수 : 22  인용 특허 : 14

초록

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대표청구항

대표청구항이 없습니다.

이 특허에 인용된 특허 (14)

  1. Satoshi Otsuka JP; Akira Yamanoue JP, Damascene wiring structure and semiconductor device with damascene wirings.
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  2. Greco Stephen E. ; Hummel John P. ; Liu Joyce ; McGahay Vincent J. ; Mih Rebecca ; Srivastava Kamalesh, Dual damascene flowable oxide insulation structure and metallic barrier.
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  3. Chen Liang-Yuh ; Tao Rong ; Guo Ted ; Mosely Roderick Craig, Dual damascene metallization.
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  4. Havemann Robert H., Metallization method for porous dielectrics.
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  5. Grill Alfred ; Jahnes Christopher Vincent ; Patel Vishnubhai Vitthalbhai ; Saenger Katherine Lynn, Method and material for integration of fuorine-containing low-k dielectrics.
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  6. Yeow Kheng Lim SG; Alex See SG; Cher Liang Cha SG; Subhash Gupta SG; Wang Ling Goh SG; Man Siu Tse SG, Method to form high performance copper damascene interconnects by de-coupling via and metal line filling.
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  7. Paul A. Farrar, Process for providing seed layers for using aluminum, copper, gold and silver metallurgy process for providing seed layers for using aluminum, copper, gold and silver metallurgy.
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  8. Bothra Subhas, Reliable interconnect via structures and methods for making the same.
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  9. Lin Yih-Shung ; Lu Lun-Tseng ; Liou Fu-Tai ; Wei Che-Chia ; Walters John Leonard, Semiconductor contact via structure.
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  10. Ishibashi Yutaka,JPX, Semiconductor device and method for manufacturing the same.
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  11. Minakshisundaran Balasubramanian Anand JP, Semiconductor device and method of manufacturing the same.
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  12. Iwasaki Ritsuko,JPX, Semiconductor device having an improved through-hole structure.
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  13. Huang Richard J. (Milpitas CA) Hui Angela (Milpitas CA) Cheung Robin (Cupertino CA) Chang Mark (Los Altos CA) Lin Ming-Ren (Cupertino CA), Simplified dual damascene process for multi-level metallization and interconnection structure.
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  14. McTeer E. Allen, Titanium aluminum alloy wetting layer for improved aluminum filling of damescene trenches.
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이 특허를 인용한 특허 (22)

  1. Chang, Hung-Pin; Hsu, Kuo-Ching; Chen, Chen-Shien; Chiou, Wen-Chih; Yu, Chen-Hua, Bump structure for stacked dies.
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  2. Chang, Hung-Pin; Hsu, Kuo-Ching; Chen, Chen-Shien; Chiou, Wen-Chih; Yu, Chen-Hua, Isolation structure for stacked dies.
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  3. Yu, Chen-Hua; Jeng, Shin-Puu; Chiou, Wen-Chih; Tsai, Fang Wen; Tsai, Chen-Yu, Method for producing a protective structure.
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  4. Yu, Chen-Hua; Jeng, Shin-Puu; Chiou, Wen-Chih; Tsai, Fang Wen; Tsai, Chen-Yu, Method for through silicon via structure.
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  5. Chang, Hung-Pin; Hsu, Kuo-Ching; Chen, Chen-Shien; Chiou, Wen-Chih; Yu, Chen-Hua, Method of forming bump structure having tapered sidewalls for stacked dies.
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  6. Chang, Hung-Pin; Chiu, Chien-Ming; Wu, Tsang-Jiuh; Shue, Shau-Lin; Yu, Chen-Hua, Multi-layer interconnect structure for stacked dies.
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  7. Chang, Hung-Pin; Chiu, Chien-Ming; Wu, Tsang-Jiuh; Shue, Shau-Lin; Yu, Chen-Hua, Multi-layer interconnect structure for stacked dies.
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  8. Jeng,Shin Puu; Tsai,Hao Yi; Hou,Shang Yun; Chen,Hsien Wei; Tsai,Chia Lun, Solder bump on a semiconductor substrate.
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  9. Yu, Chen-Hua; Jeng, Shin-Puu; Chiou, Wen-Chih; Tsai, Fang Wen; Tsai, Chen-Yu, Through silicon via structure.
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  10. Yu, Chen-Hua; Jeng, Shin-Puu; Chiou, Wen-Chih; Tsai, Fang Wen; Tsai, Chen-Yu, Through silicon via structure.
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  11. Yu, Chen-Hua; Jeng, Shin-Puu; Chiou, Wen-Chih; Tsai, Fang Wen; Tsai, Chen-Yu, Through silicon via structure.
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  12. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
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  13. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
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  14. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
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  15. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
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  16. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
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  17. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
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  18. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
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  19. Chen, Ming-Fa; Chiou, Wen-Chih; Shue, Shau-Lin, Wafer backside interconnect structure connected to TSVs.
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  20. Chen, Ming-Fa; Chiou, Wen-Chih; Shue, Shau-Lin, Wafer backside interconnect structure connected to TSVs.
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  21. Chen, Ming-Fa; Chiou, Wen-Chih; Shue, Shau-Lin, Wafer backside interconnect structure connected to TSVs.
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  22. Chen, Ming-Fa; Chiou, Wen-Chih; Shue, Shau-Lin, Wafer backside interconnect structure connected to TSVs.
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