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Dynamic metrology sampling for a dual damascene process 원문보기

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • G06F-003/00
출원번호 US-0390412 (2006-03-28)
등록번호 US-7502709 (2009-03-10)
발명자 / 주소
  • Funk,Merritt
  • Sundararajan,Radha
  • Prager,Daniel Joseph
  • Natzle,Wesley
출원인 / 주소
  • Tokyo Electron, Ltd.
  • International Business Machines Corporation
대리인 / 주소
    DLA Piper LLP US
인용정보 피인용 횟수 : 7  인용 특허 : 5

초록

A method of monitoring a dual damascene procedure that includes calculating a pre-processing confidence map for a damascene process, the pre-processing confidence map including confidence data for a first set of dies on the wafer. An expanded pre-processing measurement recipe is established for the

대표청구항

What is claimed is: 1. A method of monitoring a dual damascene procedure comprising: receiving a wafer and/or wafer data, wherein the wafer comprises a plurality of dies and a number of measurement sites, each die having a patterned damascene layer on top of at least one other layer, and at least o

이 특허에 인용된 특허 (5)

  1. Tsui, Ting Yiu; Park, Stephen Keetai; Zistl, Christian, Depth of focus (DOF) for trench-first-via-last (TFVL) damascene processing with hard mask and low viscosity photoresist.
  2. Ellie Yieh ; Li-Qun Xia ; Srinivas Nemani, Methods and apparatus for shallow trench isolation.
  3. Bischoff, Joerg; Niu, Xinhui, Overlay measurements using zero-order cross polarization measurements.
  4. Bailey, III,Andrew D.; Ravkin,Michael; Korolik,Mikhail; Yadav,Puneet, Stress free etch processing in combination with a dynamic liquid meniscus.
  5. Ye, Jun; Pease, R. Fabian W.; Chen, Xun, System and method for lithography process monitoring and control.

이 특허를 인용한 특허 (7)

  1. Lally, Kevin; Funk, Merritt; Sundararajan, Radha, Damage assessment of a wafer using optical metrology.
  2. Cheng, Fan Tien; Huang, Hsien Cheng; Kao, Chi An, Dual-phase virtual metrology method.
  3. Cheng, Fan Tien; Chen, Yeh Tung; Su, Yu Chuan, Method for evaluating reliance level of a virtual metrology system in product manufacturing.
  4. Lin, Chun-Hsien; Wang, Amy; Ko, Francis; Wang, Jean, Methodology to enable wafer result prediction of semiconductor wafer batch processing equipment.
  5. Deshpande, Veeresh V.; Landis, Howard S.; Mampazhy, Arun Sankar; Mandloi, Neelima, Modifying design layer of integrated circuit (IC) using nested and non-nested fill objects.
  6. Song, Yunsheng; Ouyang, Xu; Rice, James P., Multidimensional process window optimization in semiconductor manufacturing.
  7. Mos, Everhardus Cornelis; Dusa, Mircea; Finders, Jozef Maria; De Mol, Christianus Gerardus Maria; Middlebrooks, Scott Anderson; Wangli, Dongzi, Optimization method and a lithographic cell.
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