[특허]Data processing apparatus of high speed process using memory of low speed and low power consumption

Data processing apparatus of high speed process using memory of low speed and low power consumption 원문보기

IPC분류정보
국가/구분	United States(US) Patent 등록
국제특허분류(IPC7판)	G06F-012/06
출원번호	UP-0987704 (2007-12-04)
등록번호	US-7694109 (2010-05-20)
우선권정보	JP-2000-257231(2000-08-28)
발명자 / 주소	Yoshida, Toyohiko Yamada, Akira Sato, Hisakazu
출원인 / 주소	Renesas Technology Corp.
대리인 / 주소	McDermott Will & Emery LLP
인용정보	피인용 횟수 : 0 인용 특허 : 15

초록 ▼

When fetching an instruction from a plurality of memory banks, a first pipeline cycle corresponding to selection of a memory bank and a second pipeline cycle corresponding to instruction readout are generated to carry out a pipeline process. Only the selected memory bank can be precharged to allow reduction of power consumption. Since the first and second pipeline cycles are effected in parallel, the throughput of the instruction memory can be improved.

대표청구항 ▼

What is claimed is: 1. A data processing apparatus comprising: an instruction memory in which an instruction is stored; a data memory in which data is stored; an instruction decoder decoding a fetched instruction; a memory operation unit coupled to said instruction memory, said data memory and said instruction decoder, fetching an instruction stored in said instruction memory, and accessing said data memory according to a decoded result of said instruction decoder; an integer operation unit carrying out an integer operation according to a decoded result of said instruction decoder; wherein; said instruction memory includes a plurality of instruction memory banks, wherein said instruction memory has a throughout of one clock cycle and a latency of two clock cycles; said memory operation unit generates a first pipeline cycle corresponding to selection of an instruction memory bank to be accessed in the immediate succeeding second pipeline cycle of fetching an instruction and the second pipeline cycle corresponding to an access to the instruction memory bank for fetching an instruction selected in the first pipeline cycle without any accesses to other instruction memory banks when a plurality of instructions are fetched continuously, wherein only the selected instruction memory bank is precharged to allow reduction of power consumption and wherein a precharging operation of the selected instruction memory bank is carried out in the first half of the first clock cycle; said memory operation unit reads out data from said data memory via a data input bus, and writes data into said data memory via a data output bus differing from said data input bus for executing a data read instruction and data store instruction continuously.

이 특허에 인용된 특허 (15)

Miyano, Tomomi, Computing device having instructions which access either a permanently fixed default memory bank or a memory bank specified by an immediately preceding bank selection instruction.
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Matsuo Masahito,JPX ; Yoshida Toyohiko,JPX, Data processor and method of processing data.
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George Steven L. (Endicott NY), Instruction fetch look-aside buffer with loop mode control.
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Bell, Debra M.; Drexler, Adrian J., Method and apparatus for saving current in a memory device.
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Shimomura, Tetsuya; Matsuo, Shigeru; Koga, Kazuyoshi; Katsura, Koyo; Nakatsuka, Yasuhiro; Yamagishi, Kazushige, Picture processing apparatus and picture processing method.
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Holder ; Jr. Clinton Hays, Power savings for memory arrays.
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Frederik Zandveld NL; Marnix C. Vlot NL, Processor architecture with independently addressable memory banks for storing instructions to be executed.
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Watanabe Tan (Yokohama JPX) Kurakazu Keiichi (Tachikawa JPX) Kashiwagi Yugo (Koganei JPX) Toyama Keisuke (Machida JPX) Nojiri Thoru (Tokyo JPX), RISC system performing calls and returns without saving or restoring window pointers and delaying saving until multi-reg.
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Mochizuki Hirohiko (Kawasaki JPX) Takemae Yoshihiro (Kawasaki JPX) Kodama Yukinori (Kawasaki JPX) Yanagisawa Makoto (Kawasaki JPX) Shigenobu Katsumi (Kawasaki JPX), Semiconductor memory having a plurality of banks usable in a plurality of bank configurations.
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Osovets Alexander, Storing executing instruction sequence for re-execution upon backward branch to reduce power consuming memory fetch.
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Dean Mark E. (Austin TX), System and method for prefetching information in a processing system.
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Kiuchi Atsushi (Kunitachi JPX) Nakagawa Tetsuya (Koganei JPX), System with loop buffer and repeat control circuit having stack for storing control information.
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Lehmann, Gunther; Boehler, Thomas; Chen, Juei Lung, Systems and methods for executing precharge commands using posted precharge in integrated circuit memory devices with memory banks each including local precharge control circuits.
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A62	인명구조; 소방(사다리 E06C)
A62B	인명구조용의 기구, 장치 또는 방법(특히 의료용에 사용되는 밸브 A61M 39/00; 특히 물에서 쓰이는 인명구조 장치 또는 방법 B63C 9/00; 잠수장비 B63C 11/00; 특히 항공기에 쓰는 것, 예. 낙하산, 투출좌석 B64D; 특히 광산에서 쓰이는 구조장치 E21F 11/00)
A62B-1/08	.. 윈치 또는 풀리에 제동기구가 있는 것

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