$\require{mediawiki-texvc}$

연합인증

연합인증 가입 기관의 연구자들은 소속기관의 인증정보(ID와 암호)를 이용해 다른 대학, 연구기관, 서비스 공급자의 다양한 온라인 자원과 연구 데이터를 이용할 수 있습니다.

이는 여행자가 자국에서 발행 받은 여권으로 세계 각국을 자유롭게 여행할 수 있는 것과 같습니다.

연합인증으로 이용이 가능한 서비스는 NTIS, DataON, Edison, Kafe, Webinar 등이 있습니다.

한번의 인증절차만으로 연합인증 가입 서비스에 추가 로그인 없이 이용이 가능합니다.

다만, 연합인증을 위해서는 최초 1회만 인증 절차가 필요합니다. (회원이 아닐 경우 회원 가입이 필요합니다.)

연합인증 절차는 다음과 같습니다.

최초이용시에는
ScienceON에 로그인 → 연합인증 서비스 접속 → 로그인 (본인 확인 또는 회원가입) → 서비스 이용

그 이후에는
ScienceON 로그인 → 연합인증 서비스 접속 → 서비스 이용

연합인증을 활용하시면 KISTI가 제공하는 다양한 서비스를 편리하게 이용하실 수 있습니다.

Ceramic substrate grid structure for the creation of virtual coax arrangement 원문보기

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • H05K-001/03
출원번호 US-0269082 (2008-11-12)
등록번호 US7985927 (2011-07-12)
발명자 / 주소
  • Becker, Wiren D.
  • Chen, Zhaoqing
  • Katopis, George
출원인 / 주소
  • International Business Machines Corporation
대리인 / 주소
    Heslin Rothenberg Farley & Mesiti P.C.
인용정보 피인용 횟수 : 0  인용 특허 : 14

초록

Signal line conductors passing through vertical vias in an insulative substrate for supporting and interconnecting integrated circuit chips are provided with shielding conductors in adjacent vias that link respective power and ground planes. The shielding conductors' presence in positions around a s

대표청구항

What is claimed is: 1. A method for shielding a portion of a signal line passing through a vertical via in an insulative substrate, said method, comprising:disposing conductors in vias surrounding the portion of the signal line passing through the vertical via, said conductors each connecting respec

이 특허에 인용된 특허 (14)

  1. Suski Edward D. (Lake Forest CA), Bidirectional non-solid impedance controlled reference plane requiring no conductor to grid alignment.
  2. Becker,Wiren D.; Chen,Zhaoqing; Katopis,George, Ceramic substrate grid structure for the creation of virtual coax arrangement.
  3. Steigerwald Todd W. ; Sebring Mitchell C., Circuit board voltage plane impedance matching.
  4. Ikami, Shinichi, Circuit board with EMI suppression.
  5. Van Dyke, Peter D.; O'Connor, Daniel P., Electrical and physical design integration method and apparatus for providing interconnections on first level ceramic chip carrier packages.
  6. Leonard W. Schaper, Electronic interconnection medium having offset electrical mesh plane.
  7. Jozwiak, Janet L.; Martin, Gregory B.; Rapp, Linda L.; Reddy, Srinivasa S., Enhanced high-frequency via interconnection for improved reliability.
  8. Nagl Werner (Munich DT), Flexible lattice-like grid structure etched from a metallic foil.
  9. Frech Roland,DEX ; Garben Bernd,DEX ; Harrer Hubert,DEX ; Klink Erich,DEX, Mesh planes for multilayer module.
  10. Masanao Kabumoto JP; Yoshihiro Nabe JP; Masaru Nomoto JP; Shigeto Takeda JP, Multilayered wiring board.
  11. Gerald R. Behling ; James B. Intrater, Over-voltage protection for electronic circuits.
  12. Long Jon ; McCormick John, Power plane for semiconductor device.
  13. Hitchcock Robert B. (Wappingers Falls NY) Kellerman Eduardo (Endicott NY) Koons John P. (Apalachin NY), Printed circuit board with vias at fixed and selectable locations.
  14. Chun,Sungjun; Frankel,Jason Lee; Haridass,Anand; Klink,Erich; Singletary,Brian Leslie, System and method for noise reduction in multi-layer ceramic packages.
섹션별 컨텐츠 바로가기

AI-Helper ※ AI-Helper는 오픈소스 모델을 사용합니다.

AI-Helper 아이콘
AI-Helper
안녕하세요, AI-Helper입니다. 좌측 "선택된 텍스트"에서 텍스트를 선택하여 요약, 번역, 용어설명을 실행하세요.
※ AI-Helper는 부적절한 답변을 할 수 있습니다.

선택된 텍스트

맨위로