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NTIS 바로가기국가/구분 | United States(US) Patent 등록 |
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국제특허분류(IPC7판) |
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출원번호 | US-0715991 (2012-12-14) |
등록번호 | US-9842631 (2017-12-12) |
발명자 / 주소 |
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출원인 / 주소 |
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인용정보 | 피인용 횟수 : 0 인용 특허 : 39 |
Mitigating external influences on long signal lines. In accordance with an embodiment of the present invention, a column of a memory array includes first and second transistors configured to pull up the bit line of the column. The column includes a third transistor configured to selectively pull up
1. An electronic circuit comprising: a memory array comprising a plurality of columns, wherein each column comprises a bit line and an inverted bit line;a first transistor configured to always pull up a bit line of a column of said memory array;a second transistor configured to always pull up an inv
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