초록

"Microelectronics의 기술개발 중 CAD Software의 개발에 관한 연구"에서 1985년도에 수행한 연구는 다음과 같다.
(1) 기본 cell의 설계를 위한 Layout Software의 개발
(2) 전자회로 시뮬레이션을 위한 Software의 개발
(3) 표준 셀과 Gate Array 칩 설계를 위한 Layout Software의 개발
(4) PLA 설계를 위한 Layout Software의 개발 및 테스트를 고려한 회로 설계 Software의 개발

목차 Contents

• 제 1 장 서 론...22
• 제 2 장 기본 셀의 설계...24
• 제 1 절 LADIS : Layout Editing System...24
• 1. 소개...24
• 2. Terminal Setting...24
• 3. Data 구조...25
• 4. 입력...26
• 5. 출력...27
• 6. Operating...27
• 7. 후기...38
• 제 2 절 CMOS표준 셀의 자동 설계...38
• 1. 서론...38
• 2. CELLGEN의 입출력 file...39
• 3. 셀 생성과정...40
• 가. 입력 해석...41
• 나. 기능 블럭 생성...43
• 다. 셀 생성...50
• 4. AOI 기능 블럭의 P-FET채널 폭 결정...53
• 5. 결론 및 고찰...55
• 참고문헌...56
• 부록 : 사용자 설명서...57
• 제 3 절 CMOS표준 셀의 전기적 파라메타 추출...60
• 1. 서론...60
• 2. 회로추출...61
• 가. 흐름도...61
• 나. 입력...61
• 다. 트랜지스터 인식...63
• 라. 연결도...64
• 마. 입출력 지정...65
• 바. NETLIST...65
• 사. 기생성분추출...66
• 아. 출력...70
• 자. 예제...71
• 3. 결론...71
• 참고문헌...75
• 부록 : 사용자 설명서...77
• 제 3 장 논리설계 및 시뮬레이션...83
• 제 1 절 8-상태의 신호 모델을 이용한 게이트 및 기능레벨의 논리 시뮬레이션...83
• 1. 서론...83
• 2. 시뮬레이션 기술...84
• 가. Selective trace 및 Event dirven기법...85
• 나. 소자 출력 결정...87
• 다. 지연 결정 및 반복 프로그램...93
• 3. 시뮬레이션 조절 명령어와 NDL...95
• 4. 시뮬레이션 예제...101
• 제 2 절 Waveform Relaxation 을 이용한 Timing Simulator...103
• 1. 서론...103
• 2. Waveform Relaxation 방법...105
• 가. Decomposition과정...105
• 나. Relaxation과정...106
• 3. Subcircuit Ordering...108
• 4. 프로그램 Implementation...112
• 5. 시뮬레이션 결과...113
• 참고문헌...123
• 부록 : Input Data Card...124
• 제 3 절 논리 설계 자동화...129
• 1. 서론...129
• 2. 논리 설계 최적화를 위한 rule-based 시스템...130
• 가. 부분 변환과 시스템 구성...130
• 나. rule의 구성...131
• 다. 패턴 매칭과 rule제어...134
• 3. rule-based시스템에 의한 회로 개선...137
• 가. AND/OR회로에서의 간략화...138
• 나. AND/OR회로의 NAND(NOR)회로 변환...139
• 다. NAND(NOR)에서의 간략화...139
• 라. technology를 고려한 회로 개선...141
• 4. 결론...142
• 참고문헌...144
• 제 4 장 배치 및 개선...145
• 제 1 절 표준셀의 자동배치 개선 시스템...145
• 1. 서론...145
• 2. 초기배치...145
• 3. 반복적인 배치 개선...148
• 4. String 배치...152
• 5. 채널의 배선...154
• 6. 결론...156
• 부록 : 사용자 설명서...157
• 제 2 절 표준 셀의 배치...167
• 1. 서론...167
• 2. 본론...168
• 가. 초기배치...168
• 나. Feedthrough cell할당...174
• 다. 배치개선...177
• 3. 결론...183
• 참고문헌...184
• 제 3 절 Gate Array 배치 및 Global Router 사용설명서...185
• 1. Gate Array 배치 프로그램 사용설명서...185
• 2. Gate Array Gobal Router 사용설명서...187
• 제 4 절 Ditailed Router(Channel Router)...196
• 1. 서론...196
• 2. 본론...198
• 가. 채널 그래프...198
• 나. 웨이트 할당...200
• 다. 신호선 선택...201
• 라. 신호선 그룹 구성...202
• 마. Effected Degree...203
• 바. 알고리즘의 설정...205
• 3. 결론...207
• 참고문헌...208
• 사용설명서...209
• 제 5 장 PLA설계 및 Testing...213
• 제 1 절 CHISEL을 이용한 CMOS PLA Generator...213
• 1. 서 론...213
• 2. CMOS PLA 설계 개요...214
• 가. CMOS PLA FLOOR PLAN...214
• 나. CMOS PLA 설계블록 및 레이아웃 프로시듀어...215
• 3. CMOS PLA 기본구성요소 설계 및 프로그램...218
• 가. 기본구성요소설계...218
• 나. CIF출력...220
• 4. CMOS PLA셀 설계 및 프로그램...220
• 가. AND 평면설계...222
• 나. OR설계...223
• 다. 기본 PLA 셀 프로그램...225
• 5. CMOS PLA 설계 및 프로그램...226
• 가. CMOS PLA설계...226
• 나. PLA 프로그램...227
• 6. 입출력 방식...231
• 7. 결론...233
• 참고문헌...235
• 부록 : CMOS PLA Generator 사용 방법...236
• 제 2 절 PLA Folding...239
• 1. 서 론...239
• 2. Folding 방법...240
• 가. 새로운 설계 방법...240
• 나. Folding을 위한 maxtrix의 변환...242
• 3. Folding Pairs 선정...243
• 4. Folding 알고리즘...244
• 가. Matrix변환 알고리즘...245
• 나. 변화된 Matrix로 부터 folding pairs 선정 알고리즘...245
• 5. 연구성과...249
• 6. 프로그램 설명서...249
• 7. 프로그램 사용 설명서...255
• 제 3 절 CMOS회로의 Testable design...258
• 1. 서 론...258
• 2. Stuck-open고장...260
• 가. Primitive게이트...260
• 나. complex게이트...262
• 3. CMOS회로에 대한 테스트 생성 및 배열...262
• 4. Time skew를 고려한 CMOS Stuck-open 고장 검출...265
• 가. 테스트 시이퀀스에 대한 고려...265
• 나. Time skew...266
• 다. Domino CMOS 회로의 S-op고장 검출...266
• 5. 프로그램 실현 및 컴퓨터 수행 결과...269
• 6. 결론...272
• 7. 프로그램 설명 및 Documentation...274
• 참고문헌...279