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NTIS 바로가기주관연구기관 | 실트론(주) Siltron Inc. |
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발행국가 | 대한민국 |
언어 | 한국어 |
발행년월 | 1993-00 |
주관부처 | 과학기술부 |
사업 관리 기관 | 실트론(주)부설연구소 |
등록번호 | TRKO200200009591 |
DB 구축일자 | 2013-04-18 |
반도체 소자의 집적도가 증가할수록 미세 선폭의 가공이 필요하고 이에 따라 Particle과 Metallic Impurity 등 수율에 영향을 미치는 요인들의 제어가 반드시 필요하다. 또한 단위 면적당 cost를 줄이기 위해서는 Wafer의 대구경화가 요구되고 있다. 따라서 본 연구과제의 목표는 16M DRAM급의 8" Si Wafer를 개발하는 것으로 설정했고 공정 개발을 추진한 결과 OISF가 원하는 영역(18.0∼65.0cm)에서 제어되었고 ORG와 RRG 모두 5% 이하로 제어되었으며, 0.2㎛ 이상인 Particle의 개수
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