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NTIS 바로가기주관연구기관 | 한양대학교 HanYang University |
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연구책임자 | 이병호 |
참여연구자 | 정정화 , 조중휘 |
발행국가 | 대한민국 |
언어 | 한국어 |
발행년월 | 1987-10 |
주관부처 | 과학기술부 |
사업 관리 기관 | 한양대학교 HanYang University |
등록번호 | TRKO200200012623 |
DB 구축일자 | 2013-04-18 |
키워드 | Silicon compiler.Algoritmic state machine chart.Finite state machine.Hardware description language.Symbolic description language.ASIC.Silicon compiler.Algoritmic state machine chart.Finite state machine.Hardware description language.Symbolic description language.ASIC. |
VLSI의 집적도가 매우 높아짐에 따라 computer를 이용한 정확한 설계가 요구되고 있다. 이와 같은 목적을 달성하기 위해 최근 silicon compiler에 대한 연구가 활발히 진행되고 있는데 silicon compiler는 크게 1)논리합성(logic synthesis) 과 2)레이아웃(layout)으로 구성된다. 이중 레이아웃 설계는 gate array, standard cell 방식등에 따라 여러가지 알고리즘이 제안되어 실용화에 많은 접근을 하고 있으나 논리합성은 VLSI의 설계 조건의 표현 및 합성 방법이 매우
in this project, automatic logic synthesizer of structural silicon compiler is presented as finite machine synthesizer. At first, Algorithmic State Mschine (ASM) chart and the corresponding hardware description language, Symbolic Description Language (SDL), are proposed. Secondly, an SDL hardware co
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