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NTIS 바로가기주관연구기관 | 청주대학교 Chengju University |
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연구책임자 | 이천희 |
발행국가 | 대한민국 |
언어 | 한국어 |
발행년월 | 1987-04 |
주관부처 | 과학기술부 |
과제관리전문기관 | 청주대학교 Chengju University |
등록번호 | TRKO200200012787 |
DB 구축일자 | 2013-04-18 |
이 논문은 VLSI 디자인의 설계면적 최소화를 다루었다. VLSI 설계내에 긴 배선은 지연의 원인이 되지만 이 지연은 driver를 사용함으로써 감소시킬 수 있다. 많은 driver를 설계내에 삽입시킬 때에 심각한 면적증가를 초래할 수 있으므로 이 논문은 driver를 설계내에 많은 긴 배선들을 따라서 삽입할 시에 면적에 있어서 가장 나쁜 경우의 증가에도 적절한 경계를 구하는 방법을 기술하였다.
회로로 인한 최소면적 삽입에 의해서 점유된 면적은 설계의 경계구형의 종횡비에 의존하므로 이 논문은 변화하는 종횡비의 구형에 있어서
This paper deals with minizing layout area of VLSI design. A long wire in a VLSI layout causes delay which can be reduced by using a diver. There can be significant area increase when many driver are introduced in a layout.
This paper describase a method to obtain tight bound on the worst-cas
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