초록 ▼

본 연구는 최근 필요성이 대두되고 있는 저전력 하드웨어 설계를위한 상위수준 합성 및 조합 논리회로 합성 시스템 설계와 구현을 목적으로 한다. 상위수준 합성 시스템은 연산의 수행시간을 결정하는 스케쥴링 과정과 실제적인 데이타패스를 구성하는 모듈 할당 과정으로 분리되어 수행된다. 제안된 저전력 합성 시스템에서는 합성된회로 내에서의 스위칭 동작을 줄이기 위해 연산기 할당 과정을 스케쥴링 과정 이전에 수행한다. 저전력 회로 합성의 지원과 함께 면적과 속도에 대해서도 최적의 결과를 얻기 위해제안된 합성 시스템에서는 반복 개선 알

본 연구는 최근 필요성이 대두되고 있는 저전력 하드웨어 설계를위한 상위수준 합성 및 조합 논리회로 합성 시스템 설계와 구현을 목적으로 한다. 상위수준 합성 시스템은 연산의 수행시간을 결정하는 스케쥴링 과정과 실제적인 데이타패스를 구성하는 모듈 할당 과정으로 분리되어 수행된다. 제안된 저전력 합성 시스템에서는 합성된회로 내에서의 스위칭 동작을 줄이기 위해 연산기 할당 과정을 스케쥴링 과정 이전에 수행한다. 저전력 회로 합성의 지원과 함께 면적과 속도에 대해서도 최적의 결과를 얻기 위해제안된 합성 시스템에서는 반복 개선 알고리듬을 사용하였으며, 연산기 할당 과정과 스케쥴링 과정이 상호의존적이기 때문에 두 과정의 결과를 상호 적용하여 알고리듬을 수행하였다.제안된 스케쥴링 알고리듬은 주어진 제약 조건 하에서 최소의 연산기 모듈을 사용하면서전체 스위칭 동작을 최소화하는 방향으로 수행한다. 스위칭 동작의 최소화를 위해 각 변수 간의 Hamming distance를 목적 함수로 모델링하였으며, 주어진 시간/면적 제약 조건 하에서 각 연산에 대한 reordering 과정을 통해 전력 소모를 최소화한다. 모듈할당 과정에서는 연산기 할당 과정을 통한 glitch 효과의 감소, 그리고 레지스터 할당 과정에서 spurious연산의 최소화 과정에 의해 생성된 데이타패스의 전체적인 전력 소모가 평균 24.4% 감소하였다.조합 논리 회로의 합성 과정에서는 cofactor의 논리 함수를 구현하는 회로의 게이트수를 최소로 하여 게이트의 스위칭 동작을 감소시킴으로써 해당 회로의 전력 소모를 낮추기위한 휴리스틱 알고리듬을 제안하였다. 벤치마크 회로에 대한 실험에서 기존의 저전력 소모를 위한 입력 부분 집합 선택 알고리듬과 비교할 때, 전력이 평균 48.9% 감소하였으며 제안한 알고리듬이 전력 소모면에서 보다 효율적임을 보였다.

Abstract ▼

In this research project, we developed a high-level synthesissystem and a logic synthesis system for low power hardware design. The high levelsynthesis system consists of scheduling and allocation phases. In the scheduling phase,each operation in the behavioral description is scheduled to a

In this research project, we developed a high-level synthesissystem and a logic synthesis system for low power hardware design. The high levelsynthesis system consists of scheduling and allocation phases. In the scheduling phase,each operation in the behavioral description is scheduled to a specific control step, andRT-level datapaths are constructed through the module allocation phase. In theproposed low power synthesis system, functional unit allocation is performed prior to thescheduling phase to minimize the switching activities in the generated datapaths. Aniterative/constructive algorithm is employed to generate optimal results in area andspeed. The proposed scheduling algorithm is performed to minimize the switchingactivities with minimal number of functional units as long as given constraints aresatisfied. The Hamming distance for each variable pair is modeled as an objectivefunction to minimize the switching activities, and the overall power consumption isminimized by reordering the operations executed in each functional unit under givenarea/time constraints. Register and controller synthesis are performed using the resultsfrom scheduling and functional unit allocation. The overall power consumption in thegenerated datapaths is reduced by 24.4 % on the average after minimizing the numberof spurious operations in the register allocation phase.In the logic synthesis system, a heuristic algorithm is proposed to reduce powerconsumption in the generated circuits. The switching activities are reduced byminimizing the number of gates in the cofactor circuits. Experimental results show theefficiency of the proposed algorithm - the overall power consumption has been reducedby 48.9% on the average when compared to previous systems.

목차 Contents

• 제 1 장 서론...10
• 제 2 장 SODAS-LP 시스템...13
• 제 1 절 입력 행위기술 언어...13
• 제 2 절 설계 방식...15
• 2.1 VHDL 언어 분석기...15
• 2.2 중간 형태 C/DFG...16
• 2.3 상위수준 합성기...20
• 2.4 타겟 아키텍춰...21
• 제 3 장 저전력 데이타페스 합성...22
• 제 1 절 합성 시스템...22
• 1.1 개요...22
• 1.2 저전력 데이타패스 합성...23
• 제 2 절 연산기 할당 과정...27
• 2.1 연산기 할당을 위한 초기 분할 과정...27
• 2.2 연산 이동을 통한 재분할...29
• 제 3 절 스케줄링 과정...30
• 3.1 목적 함수...31
• 3.2 스케쥴링 알고리듬...32
• 제 4 절 모듈 할당 과정...34
• 4.1 개요...34
• 4.2 저전력 레지스터 할당 과정...36
• 4.2.1 Spurious 연산의 정의...36
• 4.2.2 저전력 레지스터 할당 알고리듬...39
• 제 5 절 Controller의 합성...45
• 제 4 장 저전력 소모 조합회로 합성...48
• 제 1 절 개요...48
• 제 2 절 논리 회로의 저전력 설계...50
• 제 3 절 입력 선택 알고리듬...55
• 제 5 장 실험 결과...65
• 제 1 절 스위칭 동작 최소화를 위한 스케쥴링...65
• 제 2 절 Spurious 연산 최적화를 위한 모듈할당...67
• 제 3 절 저전력 소모 조합회로 합성...70
• 제 6 장 결론...72
• 참고 문헌...73