초록 ▼

본 연구에서는 IP에 대한 테스트 전략으로 내부 자동 테스트 장비(in-ATE)를 구성하여, SOC의 back-plane과의 인터페이스, IP 내부 테스트의 제어, 내부 블록간의 연결선 테스트 제어를 담당하는 방법을 사용한다. SOC는 독립된 모듈, 또는 IP 내부 및 코아 로직 내부에 존재하는 다양한 내장된 메모리를 갖는다. 이와 같은 메모리는 DRAM, SRAM, ROM 또는 CAM 형태로 구현되며, 이를 구성하는 트랜지스터 수와 면적은 SOC 의 상당 부분을 차지하게 되어 완벽한 테스트가 매우 중요하다. 본 연구에서는 다양한

본 연구에서는 IP에 대한 테스트 전략으로 내부 자동 테스트 장비(in-ATE)를 구성하여, SOC의 back-plane과의 인터페이스, IP 내부 테스트의 제어, 내부 블록간의 연결선 테스트 제어를 담당하는 방법을 사용한다. SOC는 독립된 모듈, 또는 IP 내부 및 코아 로직 내부에 존재하는 다양한 내장된 메모리를 갖는다. 이와 같은 메모리는 DRAM, SRAM, ROM 또는 CAM 형태로 구현되며, 이를 구성하는 트랜지스터 수와 면적은 SOC 의 상당 부분을 차지하게 되어 완벽한 테스트가 매우 중요하다. 본 연구에서는 다양한 메모리 사양에 따른 최적의 BIST 회로를 제안하고 이를 IP화 하며, 아울러 합성 가능한 RTL 수준의 BIST 회로를 제공하는 메모리 BIST 자동 합성기를 구현한다. 이와 같은 BIST 회로는 경계 스캔과 연동되어 로직 테스트 장비를 이용한 테스트를 가능하게 한다. SOC 테스트의 back-plane이 될 경계 스캔 기술 개발도 주요 목표의 하나이다. 코아들로 구성된 SOC에서 효율적으로 경계 스캔 테스트를 할 수 있는 TAP 연결구조 및 모듈을 개발한다. 경계 스캔은 각 IP 코아와 기능 블록들을 테스트하기 위한 테스트 데이터 및 제어 데이터의 전달을 위한 테스트 접근 메커니즘으로 활용되고, 코아간의 연결선 및 UDL에 대한 정적ㆍ동적 고장을 지원하도록 개선된다. 스캔 설계는 높은 고장 검출률을 얻기 위하여 여전히 필요하다. 고성능 스캔 설계를 위하여 연구된 주제는 상위 수준 회로에 대한 스캔 설계 규칙 검사 문제, 고장 ？출율을 높이기 위한 설계 규칙 위반 사항의 수리 문제, 스캔 테스트？ 채택한 코아의 테스트 스케줄링 문제 등을 들 수 있다.

다양한 IP를 기반으로 하여 설계되는 시스템 온 칩(SOC)의 완전한 성능의 보장을 위하여 새로운 테스트 방법을 제시하였다. 시스템 온 칩(SOC) 내의 다양한 환경을 고려하고, 여러 블록에 대한 개별적인 테스트 및 시스템 온 칩 전체를 테스트하기 위하여 BIST 구조를 통해 테스트가 가능하도록 하였으며, 새로운 방법은 Logic BIST의 구조에서 핵심적인 부분이라 할 수 있는 테스트 패턴 생성기와 결과 분석기에 대한 연구를 통해서 완전한 고장 검출률을 보장하면서 작은 하드웨어 오버헤드를 가지는 BIST 구조이다.
효과적인 비메모리 코아를 위한 Logic BIST에 사용되는 개선된 패턴 생성기가 제안되었으며, 새로운 패턴 생성기는 Mux가 새로 첨가된 대신에 bit counter를 사용하지 않아도 된다. 이것은 약간의 면적 오버헤드로 LFSR의 길이를 줄이면서 더 많은 테스트 패턴을 생성할 수 있다.
또한, 스캔 설계 규칙을 RTL 레벨에서 수행하여, 설계의 초기 단계에서 설계 규칙 위반을 알 수 있도록 하였고, 스캔 설계 규칙을 위반한 경우, 종래와는 달리, 테스트모드 pin을 사용하지 않고, 설계 규칙 위반을 수리할 수 있는 기법을 개발하였다. 그 결과, 테스트모드 핀에서의 논리값 제약으로 테스트 할 수 없었던 결함을 테스트할 수 있도록 함으로서, 고장 검출율을 높일 수 있게 되었다.
본 연구에서 제안한 시스템 온 칩 테스트에 대한 연구는 SOC에 대하여 효과적인 테스트 구조를 제공한다. 이는 기존의 IEEE 1149.1 표준에서 제공하는 기능들과 완전한 호환성을 가지고 있으므로 P1500 기술과 IEEE 1149.1 표준을 동시에 따르면서 테스트를 수행한다. 또한 상용화되어 이쓴 기존의 칩에 이미 할당되어 있는 테스트용 신호(TCK, TMS, TDI, TDO, TRST)만을 통해서 모든 동작의 제어가 가능하므로, 별도의 추가되는 핀 오버헤드가 없다. 따라서 본 연구에서 제안한 시스템 온 칩 테스트 방안은 시스템 온 칩 내부의 IP에 대한 테스트 및 연결 테스트를 위한 테스트 방안을 제공하면서, 동시에 보드 수준의 테스트를 기종의 방식과 동일하게 수행할 수 있도록 하여 효과적인 시스템 온 칩 테스트를 가능하게 하였다.또한 본 연구에서는 IEEE 1149.1은 물론 P1500 코아로 혼합 구성된 SOC를 테스트할 수 있는 새로운 테스트 제어기를 제안하였다. 래퍼 제어를 위해서 플래그 기반 WCLM(Wrapped Core Linking Module)을 제안하였고, TAM(Test Access Mechanism) 제어를 위한 CAS(Core Access Switch) 구조를 제안하였다. 이 두 가지를 통합한 SOC 테스트 제어기는 확장성 및 재구성 가능성을 보장하며 내부 및 외부 테스트에 매우 유용하게 사용할 수 있다.

Abstract ▼

Built-In ATE has been developed for SOC testing. Interface for backplanes of SOC, control of IP cores, interconnection test inside cores are main topic of this research. New BIST architectures for logic and memory testing are proposed and the performance has been analyzed. Scan test techniques have

Built-In ATE has been developed for SOC testing. Interface for backplanes of SOC, control of IP cores, interconnection test inside cores are main topic of this research. New BIST architectures for logic and memory testing are proposed and the performance has been analyzed. Scan test techniques have also been developed so that high fault coverage can be achieved by using new techniques to repair scan design rule violations.
The new BIST and scan test techniques as well as new test access mechanism for IP cores and functional modules. Boundary scan has been used as a test access mechanism to send test and control data to the IP cores and functional blocks. The boundary scan has been improved so that it can support interconnect test between cores and UDL (user defined logic).

A new test flow has been proposed and the performance has been analyzed. New test pattern generator and compactors for logic BIST has been proposed. The new architecture guarantee complete fault coverage and low area overhead. BIST generator for memory BIST has also been proposed.
Scan design rule checking algorithms for RTL designs has been proposed. This enables early detection of scan design rule violations. Also a new DFT repair techniques are proposed. Higher fault coverage can be achieved since test-mode pins are not used for repair of scan design rules.
A new test access mechanism has been proposed. Since the architecture is compatible with IEEE Std. 1149.1, the test method should be familiar with test engineers. The new test mechanism supports interconnection test and IP test, high performace test is possible.
WCLM(Wrapped Core Linking Module) has been proposed to control wrappers, and CAS (Core Access Switch) has been proposed for TAM control. SOC test controller by using WCLM and CAS is very efficient since these are expandable and reconfigurable.

목차 Contents

• Ⅰ. 연구계획 요약문...3
• 1. 국문요약문 ...3
• Ⅱ. 연구결과 요약문...4
• 1. 국문요약문 ...4
• 2. 영문요약문 ...5
• Ⅲ. 연구내용...6
• 1. 서론 ...6
• 2. 연구방법 및 이론 ...6
• 3. 결과 및 고찰 ...53
• 4. 결론 ...76
• 5. 인용문헌 ...77