초록 ▼

AES Rijndael 블록 암호 알고리듬용 저전력/고성능 암호 프로세서의 구현을 위한 핵심 설계기술을 개발한다. 차세대 블록 암호 표준인 AES (Advanced Encryption Standard) Rijndael(라인달)암호 알고리듬의 효율적인 구현을 위한 하드웨어 최적화 방안을 제시하였다. 하드웨어 공유 기법을 이용하여 라운드 변환의 주요 연산 블록들이 암호화 및 복호화 과정에서 공유될 수 있도록 하였으며, 라운드 연산을 두 개의 파이프라인 단계로 나누어 라운드 변환의 전반부와 후반부가 병렬처리 되도록 함으로써 전체적인 연산

AES Rijndael 블록 암호 알고리듬용 저전력/고성능 암호 프로세서의 구현을 위한 핵심 설계기술을 개발한다. 차세대 블록 암호 표준인 AES (Advanced Encryption Standard) Rijndael(라인달)암호 알고리듬의 효율적인 구현을 위한 하드웨어 최적화 방안을 제시하였다. 하드웨어 공유 기법을 이용하여 라운드 변환의 주요 연산 블록들이 암호화 및 복호화 과정에서 공유될 수 있도록 하였으며, 라운드 연산을 두 개의 파이프라인 단계로 나누어 라운드 변환의 전반부와 후반부가 병렬처리 되도록 함으로써 전체적인 연산 속도를 향상시켰다. 또한, 128-b/192-b/256-b의 마스터 키 길이를 지원하는 on-the-fly 키 스케줄링 방식을 고안하여 키 생성 블록을 효율적으로 구현하였다. 제안된 아키텍처를 기반으로 하여 AES Rijndael 암호 프로세서를 Verilog HDL로 모델링하였으며, 0.5-$\mu m$ SOG (Sea-Of-Gate) 공정을 이용한 ASIC설계, 0.25-$\mu m$ CMOS 셀 라이브러리를 이용한 설계, 그리고 Xilinx FPGA와 PC를 이용한 demo 시스템 제작 등을 통하여 설계된 암호 프로세서가 정상적으로 동작함을 입증하였다. 0.25-$\mu m$ CMOS 셀 라이브러리로 합성한 결과, 약 25,000 게이트로 구현되었으며, 2.5-V 전원전압에서 220-MHz 클록으로 동작하여 520-Mbits/sec의 성능을 갖는 것으로 예측되었다.
- 논문 발표
1) 안하기, 신경욱, “AES Rijndael 블록 암호 알고리듬의 효율적인 하드웨어 구현”, 한국정보보호학회 논문지, vol. 12, no. 2, pp. 53-63, 2002. 4.
2) 안하기, 박광호, 신경욱, “AES-128/192/256 Rijndael 블록암호 알고리듬용 암호 프로세서”, 한국해양정보통신학회 논문지, vol. 6, no. 3, pp. 427-433, 2002. 5.
3) 안하기, 박광호, 신경욱, “AES-128/192/256 Rijndael 블록암호 알고리듬용 암호 프로세서”, 한국해양정보통신학회 춘계종합학술대회 논문집, pp. 257-260, 2002. 5.
[우수 논문상 수상]
4) 안하기, 신경욱, “효율적인 S-box 구현을 이용한 AES용 암호 프로세서 코어 설계", 대한전자공학회 2001 SOC Design Conference, pp. 342-347, 2001, 11.
5) 안하기, 신경욱, “S-Box 공유기법 및 on-the-fly key 생성을 이용한 AES Rijndael암호 프로세서의 FPGA 구현”, 제9회 한국반도체학술대회 논문집, pp. 801-802, 2002. 2.
6) 안하기, 신경욱, “On-the-fly 키 스케줄러를 갖는 AES-128/192/256 Rijndael 암호프로세서“, 대한전자공학회 논문지 (심사중, 2002. 02. 26. 제출)
- 특허 출원
AES Rijndael(라인달) 암호 알고리듬의 하드웨어 구현을 위한 라운드 처리부 회로 및 온라인 라운드 키 생성 회로 (출원번호: 10-2001-0085504, 출원일자: 2001. 12. 18)
- IP 등록 : AES Rijndael Cryptoprocessor Core (SIPAC IP Database)

Abstract ▼

This research focuses on the core design technology for low-power/highperformance cryptoprocessor for AES “Rijndael” block cipher algorithm. The architectural optimizations for an efficient hardware implementation of the AES (Advanced Encryption Standard) block cipher algorithm "Rijndael" has been p

This research focuses on the core design technology for low-power/highperformance cryptoprocessor for AES “Rijndael” block cipher algorithm. The architectural optimizations for an efficient hardware implementation of the AES (Advanced Encryption Standard) block cipher algorithm "Rijndael" has been proposed. For area-efficient and low-power implementation, the round block is designed to share hardware resources in encryption and decryption. To achieve high throughput rate, a sub-pipeline stage is inserted into the round block, resulting that the second half of i-th round function and the first half of (i+1)-th round function are being simultaneously operated. An efficient scheme for on-the-fly key scheduling, which supports the three key lengths of 128-b/ 192-b/256-b, is devised to generate round keys in the first sub-pipeline stage of each round processing. The AES Rijndael processor based on the proposed architecture was designed in Verilog-HDL. Three ASIC chips have been implemented using 0.5-$\mu m$ SOG (Sea-Of-Gate) library, 0.25-$\mu m$ CMOS cell library, Xilinx FPGA board and test system. The core synthesized using 0.25-$\mu m$ CMOS cell library consists of about 25,000 gates. Simulation results show that it has a throughput of about 520-Mbits/sec with 220-MHz clock frequency at 2.5-V supply.
- Paper 1) H.K Ahn, K.W. Shin, “An Efficient Hardware Implementation of AES Rijndael Block Cipher Algorithm”, Journal of KIISC, vol. 12, no. 2, pp. 53-63, 2002. 4.
2) H.K Ahn, K.H. Park, K.W. Shin, “A Cryptoprocessor for AES-128/192/256 Rijndael Block Cipher Algorithm”, Journal of KIMICS, vol. 6, no. 3, pp. 427-433, 2002. 5.
3) H.K Ahn, K.H. Park, K.W. Shin, “A Cryptoprocessor for AES-128/192/256 Rijndael Block Cipher Algorithm”, Proc. of Spring Conf. of KIMICS, pp. 257-260, 2002. 5. [Best Paper Award]
4) H.K Ahn, K.W. Shin, “AES Rijndael cryptoprocessor core using efficient S-Box implementation", 2001 SOC Design Conference, pp. 342-347, 2001, 11.
5) H.K Ahn, K.W. Shin, “FPGA implementation of AES Rijndael cryptoprocessor using S-Box sharing technique and on-the-fly key scheduling”, Proc. of 9th Korean Conf. of Semiconductors, pp. 801-802, 2002. 2.
6) H.K Ahn, K.W. Shin, “AES-128/192/256 Rijndael Cryptoprocessor with On-line Key Scheduler", Journal of IEEK (submitted, 2002. 02. 26.)
- Patent
Round processing circuit and on-line round key generation circuit for the hardware implementation of AES Rijndael cipher algorithm (10-2001-0085504, 2001. 12. 18)
- IP : AES Rijndael Cryptoprocessor Core (SIPAC IP Database)

목차 Contents

• I. 연구계획 요약문...3
• 1. 국문요약문...3
• II. 연구결과 요약문...4
• 1. 국문요약문...4
• 2. 영문요약문...5
• III. 연구내용 및 결과...6
• 1. 서론...6
• 2. 암호 이론...8
• 3. Rijndael 블록암호 알고리듬...15
• 4. AES Rijndael 암호 프로세서 설계...21
• 5. 설계검증 및 성능평가...39
• 6. 결론...47
• 7. 참고문헌...48
• 부록 : IP datasheet...50