초록

시험개발 단계에서는 전기적 성능을 만족하는 디지털 동조 신호 발생기를 환경규격에 부합하는 성능을 나타내도록 하는 것이 목표이며 DTO 내부에 구성되는 부품인 VCO, 항온모듈을 개발하고 온도보상 Algorithm 및 주파수 편차에 따른 보상 Algorithm의 작업을 수행하는 것을 주요 연구개발 내용으로 하고 있다.

Abstract

At this phase of development, it is mainly pointing to design and to make a sample of DTO Including realization of essential parts such as digital to analog converter, FM modulator and VCO, and the algorithm of temperature compensation and frequency drift compensation.

목차 Contents

• 제 1 장 서론 ...17
• 제 2 장 국내외 기술현황 ...18
• 제 1 절 DTO의 기술개요 ...18
• 제 2 절 국내 기술현황 ...20
• 제 3 절 국외 기술현황 ...21
• 제 3 장 연구 개발 수행 내용 및 결과 ...23
• 제 1 절 DTO의 설계 ...23
• 1. 개발 목표 ...23
• 2. 개발 개념 ...24
• 제 2 절 개발 내용 ...26
• 1. RF부 ...28
• 가. 주파수 발생부(VCO) ...30
• 나. 주파수 체배부 ...33
• 다. 포화 증폭기부 ...37
• 라. 고조파 제거부 ...38
• 마. 스위치부 ...40
• 2. Baseband부 ...41
• 가. Baseband부 구성 및 기능 ...41
• (1) Internal Baseband부 ...41
• (가) 제어부 ...41
• (나) Video부 ...45
• (2) External Baseband부 ...47
• (가) 제어부 ...47
• (나) DDS부 ...64
• 나. Baseband부 Interface ...65
• (1) Internal Baseband부 ...65
• (가) Internal Interface ...65
• (나) External Interface ...66
• (2) External Baseband부 ...67
• 다. Baseband부 형상 ...70
• (1) Internal Baseband부 ...70
• (2) External Baseband부 ...71
• 제 3 절 DTO 실험 설정 ...72
• 1. Settling Time 측정 ...72
• 2. Digital Tuning Accuracy, Output Power, Residual FM, Harmonic, Spurious 측정 ...73
• 3. FM Modulation 측정 ...75
• 4. Phase Noise 측정 ...75
• 제 4 절 DTO 측정 결과 ...76
• 1. Settling Time 최대 구간 (2000MHz $\rightarrow$ 46000MHz) ...76
• 2. Output Power 측정 ...78
• 3. Digital Tuning Accuracy 측정 ...79
• 4. Harmonic 측정 ...80
• 5. Spurious 측정 ...83
• 6. Residual FM 측정 ...86
• 7. FM Modulation 측정 ...89
• 8. Phase Noise 측정 ...93
• 제 5 절 문제점 및 향후 개발방안 ...96
• 제 4 장 연구개발목표 달성도 및 대외기여도 ...97
• 제 1 절 연구개발목표의 달성도 ...97
• 제 2 절 대외기여도 ...97
• 제 5 장 연구개발결과의 활용계획 ...98
• 제 1 절 추가연구의 필요성 ...98
• 제 2 절 타 연구에의 응용 ...98
• 제 3 절 사업 추진 방안 ...98
• 제 6 장 참고문헌 ...100
• 그림 1. 디지털 동조 신호발생기의 전자전 장비 응용 개념 ...18
• 그림 2. DTO 적용 예 ...19
• 그림 3. 알에프코어에서 제작한 KU band High Speed VCO 시제품 및 성능 특성도 ...20
• 그림 4. DTO System Block Diagram ...24
• 그림 5. DTO 외형도 ...25
• 그림 6. DTO 제작 형상 ...25
• 그림 7. DTO 구성 원리 ...26
• 그림 8. RF Part와 Baseband Part 연결 및 외부 인터페이스 ...27
• 그림 9. RF Part Block Diagram ...28
• 그림 10. RF Part 회로도 ...28
• 그림 11. RF Part의 실물도 ...29
• 그림 12. 항온 장치 ...30
• 그림 13. VCO Tuning Voltage 그래프 와 Phase Noose 그래프 ...32
• 그림 14. 선정된 VCO의 2GHz FM Modulation 특성 ...32
• 그림 15. 체배기 손실 ...33
• 그림 16. HMC462LP5 Gain ...33
• 그림 17. LPF (LFCN-3800) 외관 및 회로도 ...34
• 그림 18. LPF (LFCN-3800) 삽입 손실 ...34
• 그림 19. HPF(HFCN-3500) 외관 및 회로도 ...35
• 그림 20. HPF (HFCN-3500) 삽입 손실 ...35
• 그림 21. 6GHz LPF의 Layout 및 Simulation Data ...36
• 그림 22. 6GHz LPF의 실물 및 측정 Data ...36
• 그림 23. 주파수 체배부 Block Diagram ...37
• 그림 24. 주파수 체배부 실물사진 ...37
• 그림 25. HMC462LPS 구조 및 포화 출력 특성 ...38
• 그림 26. 포화 증폭기부 실물사진 ...38
• 그림 27. 3.5GHz LPF의 Layout 및 Simulation Data ...39
• 그림 28. 3.5GHz LPF의 실물 및 측정 Data ...39
• 그림 29. HMC336MS8G 구조 ...40
• 그림 30. HMC336MS8G Insertion Loss 및 격리도 특성 ...40
• 그림 31. Baseband 구성도 ...41
• 그림 32. Internal 제어부 구성도 ...42
• 그림 33. Flash Memory 구조 및 기능 ...43
• 그림 34. 주파수 제어 타이밍도 ...43
• 그림 35. D/A Converter 구조 및 기능 ...44
• 그림 36. 온도 센서 회로 구조 ...45
• 그림 37. Video부 구성도 ...45
• 그림 38. D/A1의 증폭부 ...46
• 그림 39. D/A2의 증폭부 ...46
• 그림 40. External 제어부 구성도 ...47
• 그림 41. DSP S/W 구조 ...47
• 그림 42. UART Timing Diagram ...50
• 그림 43. UART Connection - Serial ...50
• 그림 44. McBSP Transfer in UART 8N1 Mode ...50
• 그림 45. PCR 설정 ...51
• 그림 46. RCR 설정 ...51
• 그림 47. XCR 설정 ...51
• 그림 48. SRGR 설정 ...52
• 그림 49. GPDIR 설정 ...52
• 그림 50. GPEN설정 ...52
• 그림 51. Write Command Sequence ...54
• 그림 52. Erasure Command Sequence ...54
• 그림 53. Data Polling Command Sequence ...55
• 그림 54. Channel RAM의 Port 구조 ...57
• 그림 55. Channel RAM Write/Read Timing Diagram ...58
• 그림 56. Calibration Register Port 구조 ...58
• 그림 57. Calibration Register Write/Read Timing Diagram ...58
• 그림 58. Selector Port 구조 ...59
• 그림 59. Selector Write/Read Timing Diagram ...59
• 그림 60. Counter Port 구조 ...60
• 그림 61. Counter Write/Read Timing Diagram ...60
• 그림 62. Calibration 구성도 ...61
• 그림 63. Channel Calibration 기능 블럭도 ...61
• 그림 64. Channel Calibration Algorithm ...63
• 그림 65. DDS부 구조 ...64
• 그림 66. AD99S2_C Port 구조 ...65
• 그림 67. 채널 정보 입력 ...66
• 그림 68. Internal 제어부 형상 ...70
• 그림 69. Video부 형상 ...70
• 그림 70. External 제어부 형상 ...71
• 그림 71. DDS부 형상 ...71
• 그림 72. Settling Time 측정용 시험 구성도 ...73
• 그림 73. Digital Tuning Accuracy, Output Power, Residual FM, Harmonic Spurious 측정용 시험 구성도 ...74
• 그림 74. FM Modulation 측정용 시험 구성도 ...75
• 그림 75. Phase Noise 측정용 시험 구성도 ...75
• 그림 76. Saw Filter 특성 그래프(Delay:1.3$\mu$sec (min)) ...76
• 그림 77. Settling Time 측정결과 ...77
• 그림 78. Output Power 측정결과 ...78
• 그림 79. 온도에 따른 Digital tuning Accuracy 측정결과 ...79
• 그림 80. Harmonic 측정결과 ...80
• 그림 81. Spurious 측정결과 ...83
• 그림 82. Residual FM 측정결과 ...86
• 그림 83. FM Modulation 측정결과 ...89
• 그림 84. Phase Noise 측정결과 ...93
• 표 1. 신호발생기 적용기술별 특성 비교 ...19
• 표 2. 외국사 DTO 성능비교표 ...22
• 표 3. 개발목표 규격 ...23
• 표 4. VCO 주요규격(DCMO-190410, DCMO-150318) ...31
• 표 5. Interrupt ...48
• 표 6. DDS Command Set ...49
• 표 7. Flash Command Set ...53
• 표 8. Flash Command Set ...55
• 표 9. Channel Calibration Module 별 기능 ...62
• 표 10. AD9952_C Pin Map ...64
• 표 11. Internal Interface ...65
• 표 12. External Interface ...66
• 표 13. External Baseband Interface ...67
• 표 14. Memory Map 구조 ...68
• 표 15. Memory Map 기능 ...69
• 표 16. Output Power 측정결과 ...78
• 표 17. 온도에 따른 Digital Tuning Accuracy 측정결과 ...79
• 표 18. Harmonic 측정 결과 ...82
• 표 19. Spurious 측정 결과 ...85
• 표 20. Residual FM 측정 결과 ...88
• 표 21. FM Modulation 측정결과 ...92
• 표 22. Phase Noise 측정결과 ...95
• 표 23. 신청과제의 실용화에 따른 예상 매출액 예측 ...99