초록 ▼

■ 트랜지스터 poly gate 의 전기적인 모델링에 대한 첫 번째 단계의 연구 진행결과 다음과 같은 결과를 얻었고, “제19회 한국반도체학술대회” 및 SCI 저널에 연구 결과를 발표하였다.
- 3D TCAD를 이용하여 여러 가지 poly gate variation 트랜지스터를 만들고, Ion/Ioff를 측정하였다. 또한 이번 연구에서 간단한 모델링의 방법으로 사다리꼴 (trapezoidal) 기법을 제안하였다.
- 우리는 Lmin, Lmax, Weff세 개의 기본적인 parameter를 이용한 trapezoidal (사

■ 트랜지스터 poly gate 의 전기적인 모델링에 대한 첫 번째 단계의 연구 진행결과 다음과 같은 결과를 얻었고, “제19회 한국반도체학술대회” 및 SCI 저널에 연구 결과를 발표하였다.
- 3D TCAD를 이용하여 여러 가지 poly gate variation 트랜지스터를 만들고, Ion/Ioff를 측정하였다. 또한 이번 연구에서 간단한 모델링의 방법으로 사다리꼴 (trapezoidal) 기법을 제안하였다.
- 우리는 Lmin, Lmax, Weff세 개의 기본적인 parameter를 이용한 trapezoidal (사다리꼴) 근사화를 통해 간단하고 빠른 방법으로 트랜지스터 채널 변이에 의한 온 전류 변화 특성을 모델링 할 수 있음을 보였다.
- 검증 결과 Ion 에서 1% 적은 오차를 보여주었다. 하지만 최소한의 변수만을 가지고 edge effect 를 고려하였기 때문에 Ioff의 오차는 상대적으로 크게 나타나게 됨으로 그 적용에 한계가 있음을 알 수 있었다.
■ 석사과정 한명과 진행한 diffusion rounding이 반도체 소자의 성능에 미치는 영향에 대한 연구는 어느 정도 성과를 거두어 2011년 11월 IEICE (SCI 급) 논문에 발표하였다.
- 연구 결과 source 쪽에 rounding 이 있을 시에 Ion과 Ioff 모두에서 좋은 결과가 나타났다.
- Sentarus 45nm TCAD 시뮬레이션 결과 Ion과 Ioff 모두에서 10%의 이득을 봄을 알 수 있었다.
- 이렇게 하면 게이트의 크기가 증가하게 되는데 사이즈는 고작 ~4%만 증가함을 알 수 있었다.
■ 2차년도에는 gate length biasing에 대한 연구를 진행. gate edge 쪽이 중간 보다 leakage에 미치는 영향이 크다는 아이디어에서 출발하여 edge 쪽 폭을 조금 크게 함으로써 속도는 그대로 유지하면서 leakage를 줄일 수 있는 것이다.
- gate length biasing의 실험 결과, 가장 작은 사이즈의 트랜지스터에서 평균 약 20%(NMOS), 10%(PMOS)의 leakage 절감 효과를 보임을 알 수 있었다. 실제 회로에서의 leakage 절약 효과에 대한 검증을 마치고 SCI 저널에 발표.
■ Interconnect variation에 대한 연구는 3D IC에서 중요해지고 있는 TSV와 연계하여 진행하였다. 연구 결과는 2011년 6월 국제학술대회 SLIP 에 포스터로 발표하였다. 또한 2012년도 SCI 저널에 power 와의 연관성에 대한 연구를 발표.
- 연구 결과 4개의 die를 쌓았을 경우 약 35%의 interconnect 신호 전달 향상을 보여주었다.
- 또한 TSV 의 높이 변화가 두께변화보다 interconnect 신호 전달에 좀 더 큰 형향을 미침을 알 수 있었다.
- 결론적으로 두께가 작을수록 신호 절달과 전력 소모에서 이점이 있음을 연구를 통해 알 수 있었다.
■ Interconnect의 repeater와 FinFET의 double gate 특성을 이용한 연구를 진행하였으며, 연구 결과 500um 내외의 interconnect에서 ~25% 이상의 속도 향상을 볼 수 있음을 알 수 있었다. 하지만, double-gate 는 single-gate 보다 1.5X의 칩 사이즈 증가를 필요로 한다. 이 연구 결과는 SCI 급 논문에 발표.
■ PVT 중 voltage variation에 대한 연구는 voltage variation sensor 회로를 설계하는 것으로 진행하였다. 지금까지 제안된 CMOS 기반의 sensor가 아니라 FinFET의 double-gate 특성을 이용하여 0.7 V- 1.1 V 까지 50 mV resolution으로 voltage 변화를 측정하여 digital 값으로 표시해주는 회로를 설계하였다. 이 결과는 미국 학회에 발표하여 최우수 논문 후보에 선정되었고, variation 분석을 더하여 저널에 투고하여 결과를 기다리고 있는 중이다.
■ 이번 연구 기간 중 석사 두명을 배출 (한명은 8월 예정)하였으며, 3명의 학부연구원을 연구에 참여시켰으며, 박사과정 1명, 석사과정 1명의 인력 양성을 하였다.

목차 Contents

• 일반연구자지원사업 최종(결과)보고서 ... 1
• 목차 ... 3
• Ⅰ. 연구결과 요약문 ... 4
• Ⅱ. 연구내용 및 결과 ... 5
• 1. 연구과제의 개요 ... 5
• 2. 국내외 기술개발 현황 ... 5
• 3. 연구수행 내용 및 결과 ... 6
• 4. 목표 달성도 및 관련 분야에의 기여도 ... 6
• 5. 연구결과의 활용계획 ... 7
• 6. 연구과정에서 수집한 해외과학기술정보 ... 7
• Ⅲ. 연구성과 ... 8