[보고서]위성 탑재체용 내방사선 단위 MOSFET, ADC, SRAM 설계기반기술 개발

이희철

보고서 정보

주관연구기관

한국과학기술원
Korea Advanced Institute of Science and Technology

연구책임자

이희철

보고서유형

최종보고서

발행국가

대한민국

언어

한국어

발행년월

2016-06

과제시작연도

2015

주관부처

미래창조과학부
Ministry of Science, ICT and Future Planning

등록번호

TRKO201700009406

과제고유번호

1711026158

사업명

우주핵심기술개발사업

DB 구축일자

2017-10-14

키워드

내방사선.우주용 전자부품.방사선 손상.누적사건효과.단일사건효과.Radiation hardness.Space electronics.Radiation damage.TID.SEE.

표 우주방사선에 의해 silicon 반도체 칩이 녹아버린 상태
표 0.35um 공정으로 제작된 MOSFET 의 누적 방사선에 의한 누설전류 발생
표 방사선 벨트(Van Allen radiation belt) 에서의 좌-양성자 분포, 우-전자 분포
표 SAA (South Atlantic Anomaly) 지역
표 태양의 의한 radiation 폭풍과 방사선 벨트(Van Allen belt)
표 우리별 1호의 4년(1992년~1996년) 동안의 누적 방사능 측정치
표 KITSAT-2 위성으로부터 획득한 위치에 따른 SEU(Single Event Upset) 발생빈도 분포
표 KITSAT-1 위성으로부터 획득한 위치에 따른 SEU(Single Event Upset) 발생빈도 분포
표 각 년도별 발사위성 분포
표 각 년도별 anomaly 발생 비율
표 세계 우주 시장 규모
표 위성 서비스에 의해 발생한 시장
표 일본 과학위성용 부품 구성비율 의 변천
표 우주용 반도체 부품의 국내 연간 시장규모 예상
표 우주 방사선 환경을 구성하는 3가지 주요 요소
표 방사선 밸트(Van Allen radiation belt) 에서의 좌 - 양성자 분포, 우- 전자 분포
표 Van allen belt의 구성
표 SAA(South Atlantic Anomaly) 지역
표 태양 활동 주기에 따른 Proton 입자들의 Fluence간의 상관관계
표 Galactic cosmic ray에 의한 입자들의 flux
표 태양 동기 궤도(좌) 인공위성의 궤도 설정 요소(우)
표 Simulation 환경 구축을 위한 설정(좌), 인공위성의 궤적(우)
표 SPENVIS에서 제공하는 방사선 소스별 모델들
표 King Model에서 Event에 따른 Proton Fluence Model.
표 JPL 모델의 data 수집 기간
표 태양동기 궤도 시뮬레이션 결과 - 상공 685km 상의 방사선 분포 영역
표 태양동기 궤도 시뮬레이션 결과 - 실 궤도상에서의 방사선 노출 궤도(하루 기준)
표 Proton의 Integral Flux
표 Electron의 Integral Flux
표 태양 활동에 따른 Total Ionization Dose
표 Proton Flux
표 Heavy Ion Flux (He)
표 Heavy Ion Flux (O)
표 Heavy Ion Flux (C)
표 정지궤도 위성의 궤도
표 정지궤도 위성 simulation을 위한 궤도 설정
표 Proton의 Integral Flux
표 Electron의 Integral Flux
표 Proton Flux
표 Heavy Ion Flux (He)
표 Heavy Ion Flux (C)
표 Heavy Ion Flux (O)
표 Al Thickness에 따른 Dose의 감소량
표 Al 두께에 따른 누적 방사선 값 시뮬레이션 결과
표 MOS의 Radiation Response.
표 Hole이 Trapping 되는 과정
표 Fixed Charge가 Channel을 생성
표  에 따른  Shift
표 TID damage 에 의해 반도체 상에 형성된 leakage path
표 (A)N-MOSFET (B)P-MOSFET (C)N-MOS & P-MOS 3차원 image
표 Interface charge 값의 변화에 따른 Vg-Id curve 변화
표 Leakage Path Modeling
표 CADENCE를 통해 Modeling한 Vg-Id 커브
표 Silicon에 대한 LET 함수를 나타낸 그래프
표 5GeV로 입사한 Xe 이온의 Silicon 깊이에 대한 LET
표 Energetic particle이 device에 영향을 미치는 process
표 SEE current의 특성
표 Single Event Effects
표 Funneling Effect(왼쪽)과 Dram cell에서의 SEE error(오른쪽)
표 Silicon에서의 10MeV He(왼쪽), 100MeV O(오른쪽)에 대한 Ion 궤적
표 깊이에 따른 Energy Loss 그래프
표 GEANT4를 이용한 고에너지 입자 시뮬레이션
표 GEANT4를 이용한 Proton 시뮬레이션
표 Silicon 기판에 대해 2GeV Proton과 50MeV Proton의 시뮬레이션
표 Proton이 50MeV일 때, Si가 흡수한 에너지
표 SRAM Cell에 대해 Proton의 영향을 시뮬레이션 한 결과
표 MULASSIS를 통한 다층구조에서의 시뮬레이션
표 각 layer에서의 fluence를 나타낸 그래프
표 SEE 회로 레벨 영향 모델링
표 설계한 회로의 시뮬레이션 결과
표 NSREC Radiation Effect Data Workshop을 통해 수집한 자료1
표 NSREC Radiation Effect Data Workshop을 통해 수집한 자료2
표 NSREC Radiation Effect Data Workshop을 통해 수집한 자료 3
표 Conventional Comparator
표 Comparator에 인가해준 입력파형
표 Comparator의 출력 파형
표 Leakage Current를 고려하여 새롭게 만들어진 N-MOSFET SYMBOL
표 실제 회로에서 만들어진 Symbol을 적용한 예
표 ADC의 누적근사법 (Successive Approximation Register)
표 Leakage Current가 발생했을 때 Comparator의 출력 파형
표 Conventional Latch Circuit와 Single Event Upset
표 Inverter의 single event upset
표 새롭게 제안한 Latch의 구조
표 Radiation 모사 시뮬레이션을 위한 회로 구성
표 Node B에 대한 Radiation effect 결과
표 제안한 Latch circuit의 모사 radiation 회로 구성
표 제안한 Latch circuit의 radiation effect 결과 파형
표 내방사선 Shift Register 회로 설계
표 내방사선 Shift Register의 Layout 설계
표 제안한 Shift Register의 최종 결과 파형
표 측정 장비의 구성도
표 CMOS 소자의 기생 Thyristor(SCR) 구조
표 Single Event Transient – Production and Modelling
표 Latch 구조에의 Time interval schematic
표 MRED-TCAD Interface (Vanderbilt University(MRED)
표 Conventional Latch Circuit과 Sensitive Node
표 Interconnect Geometrical Process Parameters(0.35㎛ Magna/Hynix Chip)
표 Physical Model(Collection/Sensitive Volume Model)
표 NMOS Model( = 1.98674207)
표 PMOS Model( = 2.40977016)
표 Conventional Latch의 Voltage State
표 Switching/Feedback Time
표 NMOS N1,N3에서의   
표 PMOS P0,P2에서의   
표 Latch에서 WOV(Window of Vulnerability)
표 Developing speed of radiation-hardened process
표 Enclosed layout transistor
표 DGA n-MOSFET layout with its cross section in accordance with 0.35 μm process.
표 DGA n-MOSFET layout with its cross section in accordance with 0.18 μm process.
표 Conventional n-MOSFET layout.
표 Radiation-induced threshold voltage shift as a function of gate oxide thickness
표 DGA n-MOSFET BB
표 Fractional Yield of holes generated in SiO2 as a function of electric field in the material
표 Band diagram between the dummy metal-1 layer and silicon substrate.
표 Butted contact and Non-doping space.
표 Modified DGA layout. N-active and P-active are lengthened.
표 DGA n-MOSFET layout, the p+ layer is extended over the gate.
표 DGA n-MOSFET layout with silicide blockign layer.
표 Conventional n-MOSFET structure desinged in ATLAS simulation tool.
표 Designed parameter values.
표 DGA n-MOSFET structure desinged in ATLAS simulation tool.
표 DGA n-MOSFET parameter values.
표 Simulated Vg-Id curve of the conventional n-MOSFET structure with changes in the fixed charge density on the sidewall oxide between the source and drain.
표 Simulated Vg-Id curve of the DGA n-MOSFET structure with changes in the fixed charge density on the sidewall oxide between the source and drain.
표 Fabricated DGA n-MOSFET spec.
표 Actual DGA n-MOSFET layout desinged by Magan&Hynix 0.35 μm process.
표 Bias condition of the conventional n-MOSFET during the radiation exposure.
표 Bias condition of the DGA n-MOSFET during the radiation exposure.
표 DGA n-MOSFET layout without(w/o) p+ layer.
표 DGA n-MOSFET layout with p+ layer.
표 The experimental results for the Vg-Id curve of the conventional n-MOSFET before and after irradiation for total doses of 300 krad (Si), 500 krad (Si) and 1 Mrad (Si) given at the same dose rate of 100 krad/h.
표 Radiation induced leakage current in the conventional n-MOSFET.
표 The experimental results for the Vg-Id curve of the DGA n-MOSFET w/o p+ layer before and after irradiation for total doses of 300 krad (Si), 500 krad (Si) and 1 Mrad (Si) given at the same dose rate of 100 krad/h.
표 The experimental results for the Vg-Id curve of the DGA n-MOSFET with p+ layer before and after irradiation for total doses of 300 krad (Si), 500 krad (Si) and 1 Mrad (Si) given at the same dose rate of 100 krad/h.
표 Experiment result for the Vg-Id curve of the DGA N-MOSFET layout w/o a p+ blocking layer shown in Fig. II.21 before and after irradiation with dummy metal-1 voltages of -20V, -10V, -0.93V, 0V, 1V and 3.3V under gamma radiation exposure with a total dose of 500 krad (Si) at a dose rate of 100 krad/h.
표 The radiation-induced leakage current at a Vg of 0V in the DGA n-MOSFET layout w/o a p+ blocking layer shown in Fig. II.21 after irradiation with a total dose of 500 krad (Si) at a dose rate of 100 krad/h as a function of the dummy metal-1 voltage.
표 Experiment result for the Vg-Id curve of the DGA N-MOSFET layout with a p+ blocking layer shown in Fig. II.21 before and after irradiation with dummy metal-1 voltages of -0.93V, 0V, 1V and 3.3V under gamma radiation exposure with a total dose of 1 Mrad (Si) at a dose rate of 100 krad/h.
표 The metal-1 gate transistor layout and its cross-section.
표 The metal-1 gate transistor layout with the dummy poly-gate layer and its cross-section.
표 Experiment result for the Vg-Id curve of the metal-1 gate transistor shown in Fig. II.29 before and after irradiation with a total dose of 500 krad (Si) at a dose rate of 100 krad/h.
표 Experiment result for the Vg-Id curve of the metal-1 gate transistor with a dummy poly layer shown in Fig. II.30 before and after irradiation with a total dose of 500 krad (Si) at a dose rate of 100 krad/h.
표 Final DGA n-MOSFET layout.
표 Experiment result for the Vg-Id curve of the final DGA N-MOSFET layout shown in Fig. II.33 before and after irradiation under gamma radiation exposure with a total dose of 1 Mrad (Si) at a dose rate of 100 krad/h.
표 Conventional n-MOSFET channel region.
표 DGA n-MOSFET channel region.
표 ELT layout
표 Trapzoid structure shape.
표 Appoximated DGA n-MOSFET channel region by trapzoid shape.
표 Conventional n-MOSFET structure in ATLAS simulation tool for modeling of the effective W/L ratio of the DGA n-MOSFET
표 DGA n-MOSFET structure in ATLAS simulation tool for modeling of the effective W/L ratio of the DGA n-MOSFET
표 Simulated Vg-Id curve and gm curve of the conventional n-MOSFET structure.
표 Simulated Vg-Id curve and gm curve of the DGA n-MOSFET structure.
표 Extracted gm of the conventional n-MOSFET in simulation at Vg = 1.5 V.
표 Extracted gm of the DGA n-MOSFET in simulation at Vg = 1.5 V.
표 Extracted effective W/L ratio of the DGA n-MOSFET by simulation.
표 Calculated effective W/L ratio of the DGA n-MOSFET by formula (3.3).
표 Error rate between simulation result and formula_1 (3.3)
표 Total current density at the channel surface. (D = 2 μm, W = 2 μm, L1 = 0.5 μm)
표 Total current density at the channel surface. (D = 2 μm, W = 2 μm, L2 = 1 μm)
표 Total current density at the channel surface. (D = 2 μm, W = 2 μm, L3 = 3 μm)
표 13. Modified effective W/L ratio of the DGA n-MOSFET.
표 Calculated effective W/L ratio of the DGA n-MOSFET by formula_2 shwon in figure 3-4-13.
표 Error rate between simulation result and formula_2 shown in figure 3-4-13.
표 Effective W/L ratio comparison between effective W/L ratio from simulation and effective W/L rato from modified model in 3 dimension.
표 Effective W/L ratio comparison between effective W/L ratio from simulation and effective W/L rato from modified model as a function of gate width.
표 Effective W/L ratio comparison between effective W/L ratio from simulation and effective W/L rato from modified model as a function of gate length.
표 Measured Vg-Id curve and gm curve of the conventional n-MOSFET structure.
표 Measured Vg-Id curve and gm curve of the DGA n-MOSFET structure.
표 Extracted gm of the conventional n-MOSFET from measurement at Vg = 1.5 V.
표 Extracted gm of the DGA n-MOSFET from measurement at Vg = 1.5 V.
표 Extracted effective W/L ratio of the DGA n-MOSFET from measurement.
표 Calculated effective W/L ratio of the DGA n-MOSFET by formula_2 shwon in figure 3-4-13.
표 Error rate between measurement result and formula_2 shown in figure 3-4-13.
표 Effective W/L ratio comparison between effective W/L ratio from measurement and effective W/L ratio from modified model in 3 dimension.
표 Effective W/L ratio comparison between effective W/L ratio from measurement and effective W/L rato from modified model as a function of gate width.
표 Effective W/L ratio comparison between effective W/L ratio from measurement and effective W/L rato from modified model as a function of gate length.
표 A/D conversion의 예
표 A/D converter의 예
표 ADC에 존재하는 Noise와 Non-ideality
표 ADC의 Quantization noise
표 RC low pass network에서 존재하는 thermal noise
표 Sampling jitter의 영향
표 Resolution에 따라 요구되어지는 Clock Jitter
표 Track and Holder non-idealities
표 Non-linearity caused by device mismatch
표 Non-linearity : Differential/Integral Non-linearity
표 Data Converter Performance Trend
표 Speed vs. Resolution of Various ADC Types
표 Principle of over-sampling
표 Flash ADC (3-bit example)
표 Architecture of multi-stage ADC
표 Architecture of SAR ADC
표 Performance Trend of SAR ADCs
표 SAR ADC와 Pipeline ADC의 FOM값 비교
표 나로 과학기술위성에 사용된 ADC의 종류
표 나로 과학기술 위성에 사용된 SAR ADC와 유사한 성능의 Pipeline ADC의 전력 소모 및 Figure of merit 값 비교
표 Non-idealities on sample and holder
표 Clock feed-through
표  Non-linearity
표 Bootstrapped switch
표 Charge injection
표 (a) Top plate sampling, (b) Bottom plate sampling
표 Architecture of designed SAR ADC
표 Dynamic latched comparator
표 Successive Approximation algorithm (4bit example)
표 Schematic energy band diagram for MOS structure, indicating major physical processes underlying radiation response
표 (a) Source와 Drain 사이에서 발생하는 누설전류 경로 (b) Cell간에 발생하는 누설전류 경로
표 DGA-MOSFET의 layout
표 Radiation effect on PIP capacitor (ATLAS simulation)
표 Radiation effect on MOM capacitor (ATLAS simulation)
표 Common centroid layout of metal finger capacitor
표 (a) Mismatch 값의 산포도, (b) 공정사에서 주어지는 sigma value
표 Metal finger capacitor의 구조
표 Extracted capacitance
표 설계된 우주용 내방사선 SAR ADC의 layout
표 Post layout simulation을 통해 계산된 FFT
표 Post layout simulation으로 얻어진 Static performance
표 ADC 측정을 위한 테스트 셋업
표 제작된 ADC의 FFT 결과
표 (a) Sine 함수의 Probability density function, (b) ADC에 Sine 입력을 인가하여 얻은 Histogram
표 Static performance 측정을 위해 작성된 프로그램 코드와 알고리즘
표 제작된 ADC의 Linearity 측정 결과
표 최근 주요 저널, 학회에서 발표되고 있는 SAR ADC의 Static performance
표 Accelerated annealing의 필요성
표 방사선 조사 직후 DGA-MOSFET으로 설계된 ADC의 Dynamic performance 측정 결과
표 방사선 조사 직후 DGA-MOSFET으로 설계된 ADC의 Static performance 측정 결과
표 Conventional MOSFET으로 설계된 ADC의 방사선 조사 직후 DAC waveform
표 Accelerated annealing 후 DGA-MOSFET으로 설계된 ADC의 Dynamic performance 측정 결과
표 Accelerated annealing 후 DGA-MOSFET으로 설계된 ADC의 Static performance 측정 결과
표 방사선 영향에 따른 누설전류의 변화
표 Conventional MOSFET과 DGA-MOSFET의 Off current값 비교
표 Bootstrapped switch
표 Bootstrapped switch의 열화현상
표 설계된 SAR ADC의 구조 (MS 0.35um)
표 측정된 ADC의 동적, 정적 성능 특성
표 Binary weighted DAC
표 의 분포
표 Size와 사이의 관계
표 10bit Binary weighted DAC의 DNL과 INL RMS profile
표 Unary weighted DAC
표 10bit Unary weighted DAC의 DNL과 INL RMS profile
표 100회 MATLAB Simulation을 통해 얻은 INL profile을 overlay plot을 한 것
표 Unary DAC segmentation 위치에 따른 비선형성 simulation
표 Unary DAC의 Switching 순서
표 Unary DAC 구조로 설계된 SAR ADC (Single-ended version)
표 3×7 B-to-T Decoder
표 Accumulator 논리 회로
표 Adder & Subtractor 회로
표 Latch 구조로 이루어진 비교기의 동작 원리
표 Pre-amplifier를 이용한 비교기
표 방사선 조사 후 ADC의 성능 특성
표 Bootstrapping circuit
표 PM1과 인접한 PMOS의 Body 사이에서 발생한 누설전류 경로
표 누설전류 경로 차단 방법
표 Unary DAC control을 이용하여 설계된 SAR ADC의 Layout 및 성능요약
표 제작된 Chip의 사진
표 (a) 제작될 PCB의 Schematic (b) 제작된 PCB
표 제작된 Chip의 FFT
표 Code density test로 측정된 (a) DNL (b) INL profile
표 환경별 Dose rate 및 Annealing의 필요성
표 방사선 조사전후 FFT spectrum
표 방사선 조사전후 (a) DNL (b) INL의 비교
표 내방사선 A/D Converter 성능비교
표 Proton의 에너지에 따른 단위 소자에서의 반응
표 단일 사건 펄스 모델링 처리 순서도(SEE Pulse Modeling Procedure)
표 입사 입자 정보를 함수를 이용하여 Device Simulator 로 적용
표 Geant4 Sensitive Volume과 TCAD Device Model Volume에서의 원점 평행 이동
표 Standard 0.35 ㎛ 공정 n-MOS의 SEE 영향 모사(Simulation), 70MeV Proton
표 단위 소자(Device)에서 단일 사건(SEE)에 의해 발생한 펄스(Pulse) 파형, 70MeV Proton
표 단일 사건(SEE)에 의해 발생한 펄스(Pulse) 파형의 전류원 모델링(Modeling)
표 Magna/Hynix의 0.35 ㎛ 공정에서의 Capacitor 배치도
표 38 MeV에서의 Proton의 Silicon(Si) Targer 투과도
표 Magna/Hynix의 0.35 ㎛ 공정에서의 Edge Time(Switching Time)
표 Conventional Latch 회로
표 모델링(Modeling)한 전류원(Current Source)을 이용한 취약 Node 분석
표 단일 사건(SEE)에 의해 발생한 Pulse로 인해 야기된 Single Event Upset
표 M. Omana et al. 가 제안한 Latch
표 ZHOA Y at al. 가 제안한 Latch
표 (a) WANG L. et al. 과 (b) Arima Y. et al. 가 제안한 Latch
표 제안된 Latch 회로 (a) Transparent Mode (b) Latched Mode
표 Node1, Node2, OUT node SEU simulation에 대한 제안한 Latch의 완화 특성
표 Shift Register의 Layout
표 서울원자력병원(KIRAMS)의 MC50 Cyclotron을 이용한 Proton 입사 SEU Test
표 한국 원자력 연구원(KAERI)의 Linear Accelerator를 이용한 Proton 입사 SEU Test
표 SEU Test를 위한 FPGA 구성도
표 42.46 MeV에서의 누적시간에 따른 Conventional Shift Register의 단일 사건 반전(SEU)
표 42.46 MeV에서의 누적시간에 따른 Proposed Shift Register의 단일 사건 반전(SEU)
표 70.0 MeV에서의 누적시간에 따른 (a) Conventional Shift Register의 단일 사건 반전(SEU), (b) Proposed Shift Register의 단일 사건 반전(SEU)
표 입사하는 Proton에 Energy에 따른 SEU Cross Section
표 SPENVIS를 이용한 정지 궤도의 위성체에 도달하는 Proton Flux Simulation
표 Bendel Function의 Curve Fitting을 통한 Bendel’s 2-parameter 유도
표 단위 MOSFET에서의 Hole Trapping
표 Oxide의 두께  에 따른  Shift
표 0.18 ㎛ SOI Process의 단면도
표 TID damage 에 의해 SOI 기반 단위 MOSFET 상에 형성된 Leakage Path
표 0.18 ㎛ SOI 공정 MOSFET Modeling 및 Fixed Charge 인가 영역
표 Sidewall Interface charge 값의 변화에 따른   curve 변화
표 Bottom Interface charge 변화에 따른   curve 변화
표 누적 방사선에 따른 Leakage Path Modeling
표 CADENCE를 통해 Modeling한    curve 

과제명(ProjectTitle) :	-
연구책임자(Manager) :	-
과제기간(DetailSeriesProject) :	-
총연구비 (DetailSeriesProject) :	-
키워드(keyword) :	-
과제수행기간(LeadAgency) :	-
연구목표(Goal) :	-
연구내용(Abstract) :	-
기대효과(Effect) :	-

내보내기 구분	파일저장 인쇄 메일전송
구성항목	기본정보 상세정보 관리번호, 제목(한글), 저자명(한글), 발행일자, 전자원문, 초록(한글), 초록(영문) 관리번호, 제목(한글), 제목(영문), 저자명(한글), 저자명(영문), 주관연구기관(한글), 주관연구기관(영문), 발행일자, 총페이지수, 주관부처명, 과제시작일, 보고서번호, 과제종료일, 주제분류, 키워드(한글), 전자원문, 키워드(영문), 입수제어번호, 초록(한글), 초록(영문), 목차
저장형식	Text(ASCII format) Excel format
메일정보	받는사람 (필수) @ 보내는사람 (선택) @ 제목 내용 KISTI 검색결과 이메일 서비스
안내	총 건의 자료가 검색되었습니다. 다운받으실 자료의 인덱스를 입력하세요. (1-10,000) 검색결과의 순서대로 최대 10,000건 까지 다운로드가 가능합니다. 데이타가 많을 경우 속도가 느려질 수 있습니다.(최대 2~3분 소요) 다운로드 파일은 UTF-8 형태로 저장됩니다. 파일의 내용이 제대로 보이지 않을실 때는 웹브라우저 상단의 보기 -> 인코딩 -> 자동선택 여부를 확인하십시오. ~ Text(ASCII format) Excel format

연합인증

위성 탑재체용 내방사선 단위 MOSFET, ADC, SRAM 설계기반기술 개발 원문보기

초록 ▼

Abstract ▼

목차 Contents

표/그림 (300)

표/그림 (300)

연구자의 다른 보고서 :

참고문헌 (25)

연구과제 타임라인

관련 콘텐츠

원문 보기

이 보고서와 함께 이용한 콘텐츠

AI-Helper ※ AI-Helper는 오픈소스 모델을 사용합니다.

선택된 텍스트

연합인증

위성 탑재체용 내방사선 단위 MOSFET, ADC, SRAM 설계기반기술 개발 원문보기

초록 ▼

Abstract ▼

목차 Contents

표/그림 (300) 모든 표/그림 보기

표/그림 (300) 슬라이드로 보기

연구자의 다른 보고서 :

이희철 (7)

참고문헌 (25)

연구과제 타임라인

전체(0) 논문(0) 특허(0) 보고서(0)

전체(0) 논문(0) 특허(0) 보고서(0)

관련 콘텐츠

원문 보기

이 보고서와 함께 이용한 콘텐츠

AI-Helper ※ AI-Helper는 오픈소스 모델을 사용합니다.

선택된 텍스트

표/그림 (300)

표/그림 (300)