초록 ▼

□ 연구의 목적 및 내용
본 연구는 차세대 테라비트급 광네트워크용 SoC 개발에 필요한 초고속 저전력 DSP 및 FEC 알 고리즘과 VLSI 구조 관련 원천 기술 개발을 목적으로 함. 테라비트급 광네트워크의 핵심 기술인 O-OFDM 송수신기용 초고속 저전력 DSP 및 FEC의 VLSI 구조 구현에 효율적인 새로운 고성능 알고리즘을 개발하고 CMOS칩으로 구현 가능한 핵심 IP 모듈에 대한 효율적인 VLSI 최적화 방법 들을 도출하였음. 특히, 최근에 제안된 Polar 부호를 통신네트워크에 적용 가능하도록 새로운 초고 속 저전

□ 연구의 목적 및 내용
본 연구는 차세대 테라비트급 광네트워크용 SoC 개발에 필요한 초고속 저전력 DSP 및 FEC 알 고리즘과 VLSI 구조 관련 원천 기술 개발을 목적으로 함. 테라비트급 광네트워크의 핵심 기술인 O-OFDM 송수신기용 초고속 저전력 DSP 및 FEC의 VLSI 구조 구현에 효율적인 새로운 고성능 알고리즘을 개발하고 CMOS칩으로 구현 가능한 핵심 IP 모듈에 대한 효율적인 VLSI 최적화 방법 들을 도출하였음. 특히, 최근에 제안된 Polar 부호를 통신네트워크에 적용 가능하도록 새로운 초고 속 저전력 Polar 알고리즘과 효율적인 복호기를 개발하고 상용화 가능성을 탐구하였음. Soft-decision FEC 연구로서 LDPC 기반 FEC와 Soft-Decision BCH 기반 FEC 연구를 수행하였 음. 효율적인 LDPC 복호 알고리즘과 block-layered NB-LDPC 복호 알고리즘을 개발하고, 그 알 고리즘을 이용하여 새로운 GPU 기반 소프트웨어 시뮬레이터를 개발하였음. GPU 및 CUDA 기반 소프트웨어 시뮬레이터를 이용하여 Low BER에서도 높은 코딩 게인을 보여준다는 것으로 증명하였 으며, 그 알고리즘을 사용하여 초고속 저복잡도 새로운 parallel block-layered NB-LDPC 복호기 구조를 개발하였음. 고속 파이프라인 및 병렬처리 구조의 최적화 설계를 수행하고 핵심 블록의 공유를 통한 효율적인 하드웨어 자원 관리 및 스케줄링(scheduling) 기법과 retiming, folding 등의 다 양한 하드웨어 구조변환 기술을 이용하여 고성능 저면적 FFT 프로세서를 개발하였음.

□ 연구결과
본 연구의 연구 결과는 다음과 같음.
(1) 고성능 저면적 Polar 복호기 구조 개발
- 차세대 광통신시스템에 적용할 수 있는 FEC 부호로서 Polar 부호의 적용 가능성을 알아보고, 효율적인 하드웨어 구현에 적합한 새로운 Polar 부호 알고리즘을 이용하여 고성능 저복잡도 Polar 복호기 구조를 개발함.
- 개발한 Polar 복호기를 65-nm CMOS 라이브러리 및 Synopsys 설계 툴을 사용하여 합성한 후 Polar 복호기의 시뮬레이션 및 성능 분석을 통하여 하드웨어 복잡도, 클럭 속도, 데이터 처리율 등 성능 비교 분석 수행하고 CMOS 칩 구현시 우수성을 확인함.
(2) 고성능 Soft-decision 기반 FEC 구조 개발
- 차세대 통신시스템을 위한 멀티-모드 고성능 LDPC 복호기 구조를 개발함.
- 차세대 Parallel block-layered NB-LDPC 복호 알고리즘을 사용하여 초고속 저복잡도 parallel block-layered NB-LDPC 복호기를 개발함.
- Soft-decision 기반 BCH 복호 알고리즘을 개발하고, 새로운 고성능 저면적 SD-BCH 복호기 구 조를 개발함.
(3) 고성능 FFT/IFFT 프로세서 구조 개발
- 고속 파이프라인 및 병렬처리 구조의 최적화 설계를 수행하고 핵심 블록의 공유를 통한 효율적인 하드웨어 자원 관리 및 스케줄링(scheduling) 기법과 다양한 하드웨어 구조변환(architectural transform)을 이용하여, OFDM 시스템에 적용할 수 있는 고성능 저면적 parallel mixed-radix MDF FFT 프로세서를 개발하였음.

□ 연구결과의 활용계획
- 본 연구를 통하여 도출된 차세대 통신네트워크용 DSP 및 FEC 관련 원천 기술들은 광전송망 뿐만 아니라 100Gbps급의 차세대 LAN, 기가급 5G 무선통신 등에 핵심 기반 기술로 적용하여 활용할 수 있음.
- 본 연구 결과를 바탕으로 차세대 오류정정 및 암호화 관련 원천 기술들을 개발하기 위한 기반 기술로 활용될 수 있으며, IoT, 차세대 5G 통신, 네트워크, 메모리 시스템, 생체인증 시스템 등에 핵심 기반 기술로 적용하여 활용하기 위한 추가적인 연구를 지속할 수 있을 것으로 기대함.
- 국내 반도체 설계 기술은 메모리 설계 기술 위주로 발전되어 왔기 때문에, 상대적으로 시스템반도체 설계 기술은 부족함. 따라서 알고리즘, 소프트웨어, 아키텍처 및 시스템 설계 기술이 총 망라된 본 기술은 시스템반도체 설계 기술 발전에 일조 할 수 있음.
(출처:요약문 5p)

Abstract ▼

□ Purpose& contents
Core objective of our research is to develop ultra high-speed low-power DSP and FEC algorithm and VLSI architecture for next-generation terabit optical networks. The interplay between the DSP and the powerful FEC become the key to deploying over ultra high-speed communication

□ Purpose& contents
Core objective of our research is to develop ultra high-speed low-power DSP and FEC algorithm and VLSI architecture for next-generation terabit optical networks. The interplay between the DSP and the powerful FEC become the key to deploying over ultra high-speed communication transmission. In order to achieve this goal, we have developed a new Polar decoding algorithm and high-speed low-power decoder to apply the recently proposed Polar code to communication networks and explored the possibility of commercialization. As a soft-decision FEC study, LDPC-based FEC and soft-decision BCH-based FEC research were conducted. We developed an efficient LDPC decoding algorithm and a block-layered NB-LDPC decoding algorithm, and developed a new GPU-based software simulator using the algorithm.
We demonstrate that the proposed method shows high coding gain even at low BER using GPU and CUDA based software simulator. We have developed a new parallel block-layered NB-LDPC decoder structure with high-speed low-complexity using this algorithm.
By using the optimized hardware resource management and scheduling technique through the sharing of core blocks and various architectural transforms such as retiming and folding, it is possible to design a high-performance low-area FFT Processor.

□ Result
(1) High-performance low-complexity polar decoder architecture development
A novel simplified merged processing element for the efficient SC polar decoder design is proposed. Based on this method, a low-complexity SC polar decoder architecture can be implemented. Results show that the proposed architecture has significant advantages with respect to both hardware complexity and efficiency.
(2) High-performance soft-decision based FEC architecture development
- A multi-mode high-performance LDPC decoder architecture for next generation communication systems has been developed.
- An ultra high-speed low-complexity parallel block-layered NB-LDPC decoder architecture has been developed.
- Soft-decision based BCH decoding algorithm and new high-performance low-area SD-BCH decoder architecture has been developed.
(3) High-performance FFT/IFFT processor architecture development
This research results present a high-throughput low-complexity 512-point eight-parallel mixed-radix multipath delay feedback (MDF) fast Fourier transform (FFT) processor architecture for OFDM applications. To decrease the number of twiddle factor (TF) multiplications, a mixed-radix 2⁴/2³ FFT algorithm is adopted. Moreover, a dual-path shared canonical signed digit (CSD) complex constant multiplier using a multi-layer scheme is proposed for reducing the hardware complexity of the TF multiplication.

□ Expected Contribution
- The DSP and FEC related technologies derived from this study can be used as core technology for 100Gbps next generation LAN and gigabit 5G wireless communication as well as optical transmission network.
- Based on the results of this study, it can be used as an underlying technology for developing next generation error correction and encryption related technologies. It can be applied to core technology such as IoT, next generation 5G communication, network, memory system and biometric authentication system. It is expected that further research will continue.
- Domestic semiconductor design technology has been developed mainly in memory designtechnology, so there is not enough technology for system semiconductor design. Therefore, this technology, which encompasses algorithms, software, architecture and system design technology, can contribute to the development of system semiconductor design technology.
(출처:SUMMARY 6p)

목차 Contents

• 표지 ... 1목차 ... 3연구계획 요약문 ... 4연구결과 요약문 ... 5 한글요약문 ... 5 SUMMARY ... 6연구내용 및 결과 ... 7 1. 연구개발과제의 개요 ... 7 2. 국내외 기술개발 현황 ... 9 3. 연구수행 내용 및 결과 ... 12 4. 목표달성도 및 관련분야에의 기여도 ... 30 5. 연구결과의 활용계획 ... 32 6. 연구과정에서 수집한 해외 과학기술정보 ... 33 7. 주관연구책임자 대표적 연구실적 ... 35 8. 참고문헌 ... 35 9. 연구성과 ... 37 10. 국가과학기술지식정보서비스에 등록한 연구시설‧장비 현황 ... 39 11. 연구개발과제 수행에 따른 연구실 등의 안전조치 이행실적 ... 39 12. 기타사항 ... 39별첨1 ... 40별첨2 ... 56끝페이지 ... 76