초록 ▼

연구개요
최근 엣지 컴퓨팅의 필요성이 대두되면서 한정된 면적 및 적은 전력소모로 데이터 처리가 가능한 스파이킹 뉴럴 네트워크(SNN) 연구가 주목받고 있다. 현재 시작품으로 나온 SNN SoC의 경우 가장 기본적인 학습 알고리즘을 가진 SNN을 SRAM으로 시냅스를 구현하고 디지털 프로세싱을 통해 뉴런동작을 구현하고 있다. 그러나, 다양한 응용분야에 적용하기 위해서는 높은 학습 정확도로 데이터를 처리하고 의사결정을 하는 SNN SoC가 필요하며 이를 엣지 노드에 효과적으로 집적하기 위해서는 SNN을 적은 면적에 직접하고, 저전

연구개요
최근 엣지 컴퓨팅의 필요성이 대두되면서 한정된 면적 및 적은 전력소모로 데이터 처리가 가능한 스파이킹 뉴럴 네트워크(SNN) 연구가 주목받고 있다. 현재 시작품으로 나온 SNN SoC의 경우 가장 기본적인 학습 알고리즘을 가진 SNN을 SRAM으로 시냅스를 구현하고 디지털 프로세싱을 통해 뉴런동작을 구현하고 있다. 그러나, 다양한 응용분야에 적용하기 위해서는 높은 학습 정확도로 데이터를 처리하고 의사결정을 하는 SNN SoC가 필요하며 이를 엣지 노드에 효과적으로 집적하기 위해서는 SNN을 적은 면적에 직접하고, 저전력으로 동작시키는 연구가 필요하다. 본 연구에서는 고차원의 SNN을 집적할 때 하드웨어 리소스를 줄일 수 있는 SNN 알고리즘을 개발하고자 한다. 저면적, 저전력 구현을 위해 시냅스와 뉴런을 일부 생략하거나 동작을 간소화하여도 알고리즘을 통하여 학습 정학도 저하를 보상하는 연구를 진행한다. 하드웨어 친화적인 알고리즘 개발뿐만 아니라, 회로설계연구 또한 함께 진행하여 시냅스 및 뉴런을 최소면적으로 설계하고 최소전력으로 동작 할 수 있게 하는 메모리와 로직연구를 진행한다. 궁극적으로 알고리즘 개선을 통해 간소화된 고차원 SNN을 회로설계 기술을 통해 저면적 및 저전력 동작을 하도록 하여 엣지 노드에 적합한 온칩 러닝 인공지능 SoC 설계를 목표로 하였다.

연구 목표대비 연구결과
스파이크 뉴럴 네트워크 (2 layers) 를 784개의 입력 뉴런, 128개의 출력 뉴런 및 100,352개의 8b weight synapse로 설계였다. 저면적 및 고집적 측면에서 9mm² 이내의 시냅스 면적에 35K 이상의 시냅스를 구현하는 것을 목표로 하였는데 실제 칩 제작 시 65nm tech.에서 2.71mm²의 면적에 784×128(~100,352개)개의 10T SRAM 시냅스를 집적하여 목표를 달성하였다. 설계한 SoC의 정확도는 83%로 소프트웨어를 이용해 연속적인 weight를 사용하였을 때 얻은 85%와 유사한 수준이다. 최종 연구 목표치인 94%를 달성하지 못하였으나, 소프트웨어를 이용한 기존논문에서 뉴런의 개수를 확장 시킴으로써 94%의 정확도를 달성한 것과 같이, 출력 뉴런의 개수를 확장할 경우 목표한 정확도를 달성할 수 있을 것으로 예상된다. 여러 개의 칩을 FPGA를 통해 연결하여 출력 뉴런의 수를 확장하여 목표한 정확도를 달성할 수 있도록 하였다. 실제로 제작된 칩의 에너지 효율은 1.2TOPS/W로 목표한 3TOPS/W를 충족하지 못하였으나 기존 SRAM을 그대로 사용하는 SoC보다 높은 에너지 효율을 갖는다. 에너지 효율 증가를 위해 inference 단계에서 적은수의 wieght 및 mixed mode neuron에 관한 연구를 진행하여 목표한 에너지 효율을 달성할 수 있을 것이라 기대되고, 이는 본 과제의 후속 과제에서 실제 칩 제작을 통해 검증할 예정이다. 나아가 학습 알고리즘의 단순화 및 하드웨어 친화적인 알고리즘에 대한 후속 연구를 진행하여 8T SRAM으로 시냅스 및 학습회로 면적을 줄여 28nm technology에서 200k 이상의 시냅스를 0.786mm² 이내의 면적에 집적하는 할 수 있도록 하였다.

연구개발결과의 중요성
본 연구는 기존의 소자 연구에 머물러 있던 SNN SoC 연구를 CMOS 공정을 이용하여 실제 칩으로 구현하였다. 본 연구를 통한 SRAM 기반 회로설계 방식의 한계점을 개선한 고집적, 저전력, on-chip 학습이 가능한 SNN SoC 칩의 제작은 실질적인 엣지 디바이스에서의 인공지능 칩 제작 사업 확대에 이바지할 것으로 예상된다. 또한, 본 연구는 회로·아키텍처·알고리즘 분야가 통합된 연구이므로 SNN 기반의 하드웨어, 알고리즘 co-design에 대한 가이드라인을 제공할 수 있다. AI 기반의 칩 설계 분야는 회로·아키텍처·알고리즘 분야에 대한 통합적 지식을 요구하는 분야이므로, 본 연구를 통해 회로 설계 및 알고리즘에 통합적 지식 및 경험을 보유한 AI 칩 관련 전문 설계 인력을 양성하였다. 또한 3세대 AI 알고리즘인 SNN 알고리즘에 대한 연구는 상대적으로 초기 단계이다. 본 연구를 통해 확보한 SNN 알고리즘 및 칩 개발에 관한 기술은 딥러닝을 적용한 엣지 노드 산업의 핵심 기술로 관련 산업시장 주도에 도움이 될 것으로 기대된다.

(출처 : 요약문 2p)

목차 Contents

• 표지 ... 1
• 연구결과 요약문 ... 2
• 목차 ... 3
• 1. 연구개발과제의 개요 ... 4
• 2. 연구수행내용 및 연구결과 ... 5
• 1) SRAM 보조 회로 연구 ... 6
• 2) SRAM을 이용한 CIM 연구 ... 9
• 3) 뉴런의 면적과 에너지를 줄이기 위한 weight scaling 연구 ... 10
• 4) 저면적/저전력 Spike-Time Dependent Plasticity (STDP) 알고리즘 및 구현 방법 ... 12
• 5) 784 Input Neuron, 128 output Neuron을 연결하는 784 X 128 8b synapse의 사이즈 및 layout ... 15
• 6) MNIST Dataset recognition ... 16
• 7) 에너지 효율 ... 17
• 3. 연구개발결과의 중요성 ... 18
• 4. 참고문헌 ... 19
• 5. 연구성과 ... 20
• 대표적 연구실적 ... 23
• 끝페이지 ... 34