초록 ▼

□ 연구개요
저전력 저전압 소자를 만들기 위해서는 작은 문턱전압이 필요하고 게이트 절연막을 얇게 하면 문턱 전압을 줄일 수 있다.
본 연구에서는 문턱전압 및 동작전압을 줄이기 위해 금속막과 산화막의 계면 반응에 의해 형성된 얇은 절연막을 박막트랜지스터에 적용하여 공정을 단순화 하고 낮은 구동전압을 가진 저소비전력 회로를 목표로 한다.
1. 초저소비전력 소자 개발
- 기존 박막 트랜지스터 동작전압 5~20 V의 1/10로 줄여 소비전력을 기존의 1/100 이하로 줄인다.
- 최종 목표 범위 : 동작전

□ 연구개요
저전력 저전압 소자를 만들기 위해서는 작은 문턱전압이 필요하고 게이트 절연막을 얇게 하면 문턱 전압을 줄일 수 있다.
본 연구에서는 문턱전압 및 동작전압을 줄이기 위해 금속막과 산화막의 계면 반응에 의해 형성된 얇은 절연막을 박막트랜지스터에 적용하여 공정을 단순화 하고 낮은 구동전압을 가진 저소비전력 회로를 목표로 한다.
1. 초저소비전력 소자 개발
- 기존 박막 트랜지스터 동작전압 5~20 V의 1/10로 줄여 소비전력을 기존의 1/100 이하로 줄인다.
- 최종 목표 범위 : 동작전압 ≤ 0.5 V, 소비전력 ≤ 기존의 1/100
2. 공정 단순화를 통한 저원가 제조 공정
- 저 소비전력 구현과 더불어 이동기기, 사물인터넷 등 사용범위의 확장을 위한 저렴한 제조공정이 필수이며 공정 단순화 필요, 폴리실리콘 대비 공정이 단순하고 원가가 저렴한 산화물 TFT 개발
- 최종 목표 : 기존 산화물 공정을 단순화하고 제조 원가를 낮춘 저렴한 박막트랜지스터 개발. 새로운 박막 트랜지스터 구조 제안 및 개발
3. 계면 산화를 통한 초박막 게이트 절연막 개발
- 공정 단순화 및 초저전압 구동을 위해 계면 산화를 이용한 초박막 게이트 절연막 개발.
- 계면 산화를 이용한 게이트 절연막 형성 및 재현성 확보.
- 계면 산화막을 적용한 박막 트랜지스터 소자 개발.
- 계면 산화막 이용 시 발생 가능한 문제 해결 및 적용 : UV illumination, Bias 인가에 의한 산화 촉진, 산소 플라즈마 처리, 산소 분위기 열처리 등

□ 연구 목표대비 연구결과
1. 초저소비전력 소자 개발
- 기존 박막 트랜지스터 동작전압 5~20 V를 1/10로 줄이고 소비전력을 기존의 1/100 이하로 줄여 초저소비 전력 구현
- 최종 목표 범위 : 동작전압 ≤ 0.5 V, 소비전력 ≤ 기존의 1/100
==> 동작 전압 0.5 V ~1V 에서 동작하는 소자 및 회로 개발 성공
2. 공정 단순화를 통한 저원가 제조 공정
- 저 소비전력 구현과 더불어 이동기기, 사물인터넷 등 사용범위의 확장을 위한 저렴한 제조공정이 필수이며 공정 단순화 필요, 폴리실리콘 대비 공정이 단순하고 원가가 저렴한 산화물 TFT 개발
- 최종 목표 : 기존 산화물 공정을 단순화하고 제조 원가를 낮춘 저렴한 박막트랜지스터 개발.새로운 박막 트랜지스터 구조 제안 및 개발
==> 처음으로 계면산화게이트 절연막 구조 소자를 제안하고 제작 하여 동작 성공. 소자를 회로에 적용하고 인버터 특성 0.5V~1V 에서 동작 확인 성공
3. 계면 산화를 통한 초박막 게이트 절연막 개발
- 공정 단순화 및 초저전압 구동을 위해 계면 산화를 이용한 초박막 게이트 절연막 개발.
- 계면 산화를 이용한 게이트 절연막 형성 및 재현성 확보.
- 계면 산화막을 적용한 박막 트랜지스터 소자 개발.
- 계면 산화막 이용 시 발생 가능한 문제 해결 및 적용 : UV illumination, Bias 인가에 의한 산화 촉진, 산소 플라즈마 처리, 산소 분위기 열처리 등
==> 산화막과 금속 사이의 계면산화막의 형성에 대해서 연구하고 양극계면산화를 적용함. 계면산화막의 소자 적용 관점에서 연구 및 적용 연구 개발.
4. 정량적 목표 달성도
최종 정량적 목표는
1. 절연막 breakdown voltage:>2V ==> 달성
2. 이동도 12 cm²/Vs ==> 미달성
3. Channel length <0.2 um ==> 달성
4. 구동 속도 5단 링오실레이터 1.4MHz ==> 미달성

□ 연구개발결과의 중요성
• 제안된 연구를 통하여 얻을 수 있는 연구 개발 기술은 계면 산화를 이용한 초박형 절연막 형성에 의한 저전압 저전력 소자로 처음 시도하는 연구 개발이다.
• 계면 산화를 이용하는 구조로 기존 대비 공정이 간단하고, 저전압 소자의 연구개발로서 저전력과 저전압을 달성하여 저전력이 요구되는 각종 휴대용기기나 웨어러블 소자 혹은 health care 용도의 바이오 센서 응용 등에 적합하다.
• 본 연구결과로 얻어지는 계면 산화를 이용하는 수직 구조 TFT 는 채널 길이가 짧아 저전압 소자에 적합하며 제안한 방법은 기존의 까다로운 수직 구조 TFT공정을 보다 단순화 하여 적용성을 높여 응용성을 높인다.
• 박막트랜지스터는 임의의 기판 위에 적용이 가능하여 유연한 필름 기판이나 유리 기판 혹은 금속박막 위 등 다양한 재료에 공정이 가능하다. 따라서 실리콘 웨이퍼 표면에서 가공이 되는 반도체 소자의 응용 분야 외에 다양한 응용이 있으며 wearable, stretchable, foldable 등이 대표적인 예이다.
• 본 과제를 통해 연구개발되는 동작 전원전압이 0.5 V 이하인 저전압, 저전력 소자 및 회로들은 다양한 이동형기기와 부착형 기기의 대중화를 앞당길 수 있다.

(출처 : 연구결과 요약문 2p)

목차 Contents

• 표지 ... 1
• 연구결과 요약문 ... 2
• 목차 ... 3
• 1. 연구개발과제의 개요 ... 4
• 2. 연구수행내용 및 연구결과 ... 10
• 1) 금속 계면 산화 반응을 이용한 초박형 절연막 형성 ... 10
• 가) 여러 가지 금속에 대한 열계면 산화 효과 ... 11
• 나) 양극 계면 산화 ... 19
• 다) Al 계면 산화막의 유전상수 측정 ... 27
• 라) Zr과 Mo 계면 산화 ... 29
• 2) 계면 산화 절연막 적용 Top gate 트랜지스터연구 ... 36
• 가) 자기정렬 (self-alignment) 박막트랜지스터 적용 연구 ... 36
• 나) In rich IGZO 및 열처리 효과 ... 40
• 다) 열처리가 도핑에 미치는 영향 ... 41
• 3) 계면 산화 절연막 적용 bottom gate 박막트랜지스터 연구 ... 44
• 가) Bottom gate 계면 산화막 평가 ... 44
• 나) Mo 게이트 계면산화 bottom gate TFT ... 47
• 다) Ta 계면 산화 평가 ... 49
• 라) 계면산화 절연막 bottom gate TFT 평가 ... 55
• 마) 계면산화절연막 포토 공정 bottom gate TFT 평가 ... 57
• 4) 계면산화 적용 수직구조 박막 트랜지스터 연구 ... 61
• 5) 계면산화 TFT 저전압 저전력 회로 응용 ... 72
• 가) 인버터 ... 72
• 나) 링오실레이터 ... 80
• 다) NAND/NORgate ... 81
• 라) 열계면 산화 수직 TFT 인버터 ... 84
• 3. 연구개발결과의 중요성 ... 85
• 4. 참고문헌 ... 85
• 5. 연구성과 ... 86
• 끝페이지 ... 89