초록 ▼

연구개발 목표 및 내용
최종 목표
세계 최고의 집적도와 높은 신뢰성, 그리고 저전력을 보장하는 시냅스 모방 소자어레이 및 뉴런 회로를 개발하고, 이를 기반으로 하여 학습 및 제어회로, 시스템 아키텍처 및 응용 알고리즘을 포함하는 뉴로모픽 칩을 개발함. 모든 기술은 기존대비 획기적 성능향상이 가능하도록 원천적인 측면에서 연구를 추진함. 특히, 신경모방을 위한 소자 및 회로는 창의적이면서 실용적이 되도록 개발한다. Charge trap 및 MRAM Spin을 이용하여 뉴런 회로 커패시터를 대체하는 뉴로모픽 시스템을 연구하는

연구개발 목표 및 내용
최종 목표
세계 최고의 집적도와 높은 신뢰성, 그리고 저전력을 보장하는 시냅스 모방 소자어레이 및 뉴런 회로를 개발하고, 이를 기반으로 하여 학습 및 제어회로, 시스템 아키텍처 및 응용 알고리즘을 포함하는 뉴로모픽 칩을 개발함. 모든 기술은 기존대비 획기적 성능향상이 가능하도록 원천적인 측면에서 연구를 추진함. 특히, 신경모방을 위한 소자 및 회로는 창의적이면서 실용적이 되도록 개발한다. Charge trap 및 MRAM Spin을 이용하여 뉴런 회로 커패시터를 대체하는 뉴로모픽 시스템을 연구하는 팀은 없기에, 개발된 뉴로모픽 시스템에서 동작하는 알고리즘을 개발하되 최적화를 수행하여 안정적인 동작을 확보. 응용분야로 영상과 음성을 인식하고 처리하는 알고리즘, 그리고 텍스트 분석 및 multimodal 융합학습 시스템을 위한 알고리즘을 개발.

전체 내용
○1세부
- 새로운 개념의 Integrate-and-Fire 뉴런 소자 개발
집적도 1.25×10⁷/cm² 뉴런 소자 및 에너지 소모 0.25 pJ/spike 뉴런 회로 개발
이에 Excitatory, Inhibitory 신호 처리 기능을 추가하여 0.5μm CMOS 공정 기준 집적도 2×10⁶/cm² 뉴런 소자 개발
0~80 ℃에서 Positive Feedback 동작 검증
에너지 소모 0.25 pJ/spike 뉴런 회로 개발 (1 PF 뉴런 소자 + 4 Transistors)
10개 PF 뉴런 소자 문턱 전압 산포 ~3.2% 및 메모리 기능을 이용한 문턱 전압조절 기술 개발
- Silicon 기반 시냅스 소자 및 어레이 개발
메모리 기능을 가지는 Dual-gate FET-type 시냅스 소자 및 어레이 개발 (10F², 마스크 수 6개)
어레이 내에서 선택적 프로그램/이레이즈 Scheme 개발
- DNN 및 SNN 학습 아키텍쳐 탐구
측정에 기반한 PF뉴런 소자의 Integrate-and-Fire 뉴런 모델링
제작된 뉴런 및 시냅스 소자를 기반으로 한 뉴럴 네트워크 구현 (하드웨어 기반 MNIST 학습 정확도 ~98%)
○2세부
- 출력 회로 포함 뉴런 소자 집적도 ≤10⁶/cm² 만족하는 뉴런 회로 설계
- 개발된 시냅스/뉴런 array를 이용한 Printed Circuit Board (PCB) 레벨 뉴로모픽 시스템 검증
- Spin 뉴로모픽 시스템 칩 제작 및 Spin 소자와의 통합 거동 검증
- ReRAM/Domain Wall 시냅스 구조에 최적화된 뉴로모픽 시스템 설계
- 3-terminal 기반의 Spin 뉴런 소자 최초 제작
- 3-터미널 (2 Fixed domain stack + 1 MTJ spin-value)과 Domain wall channel을 이용한 뉴런 소자 설계
- 3 - 터미널 (2 Fixed domain stack+1 MTJ spin-valve)과 Domain wall channel을 이용한 시냅스 소자 설계
- 외부 자기장을 활용한 2 - 터미널 stochastic p-MTJ spin-valve 기반의 뉴런 소자 설계
- 2 - 터미널 integrate p-MTJ spin-valve 기반의 뉴런 소자 설계
- 2 - 터미널 stochastic p-MTJ spin-valve 기반의 뉴런 소자 설계
- Neuromorphic system에서 sneak current 감소를 위한 cross-bar array 용 선택 소자(1S) 설계
- Spontaneous rupture 특성을 갖는 금속 필라멘트 기반 뉴런 소자 개발
- Fab-friendly 물질을 사용한 CBRAM 기반의 NDR 뉴런 소자 설계 및 제작
- Spin 뉴런 + ReRAM 시냅스 구동을 위한 ReRAM 의 시냅스 특성 확보 (weight level = 16)
- Crossbar array operating을 위한 selector 개발
- SOT 기반 뉴런 소자와 연결하기 위한 spin 시냅스 소자 개발
- Neuron + Synapse 통합 거동을 통한 MNIST 95% 정확도 확보
○3세부
- 1차년도: 뉴로모픽 소자의 전력 소모 및 발열을 예측하기 위한 시뮬레이션 프로그램 개발하며 단일 객체 인식을 위한 영상 CNN 기반 단일 객체 인식 알고리즘 개발한다. 또한 이를 확장하여 인식 네트워크 재사용을 이용한 단일 객체 추적 알고리즘 고안 및 최적화를 진행함.
- 2차년도: inter-tile 통신 아키텍처를 위한 원거리 시냅스 간 통신 기능 설계와 이를 바탕으로 SNN 알고리즘구현 탐색하며 뉴로모픽 소자의 동작을 모방하는 디지털 에뮬레이터 소자 개발함. 또한 다중 객체를 인식/판별하기 위한 CNN 기반 알고리즘 개발하고 인식 네트워크 재사용을 이용한 단일 객체 추적 알고리즘 고안 및 최적화를 진행함.
- 3차년도: 전년도에 설계한 inter-tile 통신 아키텍처의 최적화를 위하여 원거리 시냅스간 통신 오버헤드를 최소화하는 설계를 탐색하며 알고리즘 검증 및 아키텍처 개선을 위한 FPGA 기반 하드웨어 검증 시스템 설계함. 알고리즘 개발에 있어서는 기존에 학습한 모델을 SNN으로 이식하기 위한 알고리즘 경량화 및 매핑 기법에 대한 연구를 진행함.
- 4차년도: 시스템의 동작에 대한 case study를 진행하고 시스템의 최적화를 통한 저전력 관리 기법을 개발함. 한편으로 인식 알고리즘을 지원하기위한 API 연구를 진행하고 DNN기반으로 학습된 모델을 SNN에 이식하여 이들을 연동한 시뮬레이션을 진행함.
- 5차년도: 각 세부별로 개발된 뉴로모픽 소자와 디지털 소자, 매핑 알고리즘의 통합을 수행하고 프로토타입을 제작함.
- 6차년도: 개발한 시스템을 기반으로 고성능 SNN을 구현하고 매핑 알고리즘의 최적화를 수행함. 최종적으로 프로토 타입 상에서 SNN을 시연함.

1단계
목표
○1세부
- Positive Feedback (PF) 기반 뉴런 소자 제작, 측정 및 분석
- PF 뉴런 소자 기반 회로 설계
- PF 뉴런 소자 기반 회로 공정 설계 및 제작
- PF 뉴런 소자 활용 가능한 DNN 및 SNN 아키텍쳐 연구
○2세부
- 10³/cm² 이상의 뉴런 집적도를 위한 뉴런소자 출력 회로 최적화
- 비대칭 selector + 1 Synapse 구조에 최적화된 뉴로모픽 시스템 설계
- 하드웨어 조건을 고려한 간단한 패턴 인식 (90% 이상) 성공률
- 개발된 시냅스/뉴런 array를 이용한 PCB 레벨 뉴로모픽 시스템 검증
- 3-터미널 Spin 뉴런 소자 구조 탐색 및 설계
- 2-터미널 수평형 Spin 뉴런 소자 구조 탐색 및 설계
- Spin 뉴런+ReRAM 기반/Domain wall 시냅스 소자 상온 동작 구현
- 최적 뉴런 소자 및 시냅스 소자 선택, 고집적화(10³/cm² 이상) 연구
- Cross-bar 구조 Neuromorpic system의 sneak current 감소를 위한 1S
- CBRAM 기반 뉴런 소자 개발
- Spin 뉴런 특성 확보: <1 pJ/spike @상온, 10³/cm² 이상 집적도
- Spin 시냅스 특성 확보: Excitatory/Inhibitory 특성 제어 가능 여부
○3세부
인터페이스 아키텍처 설계 및 알고리즘 구현
- inter-tile 통신 아키텍처 제안
- Single-object 인식 알고리즘 개발
- 영상 기반 single-object 인식 알고리즘 최적화
- inter-tile 통신 아키텍처 최적화
- 뉴로모픽 소자 하드웨어 에뮬레이터 개발
- Multi-object 인식 알고리즘 제안
- 영상 기반 multi-object 인식 알고리즘 최적화
- 전력소모 및 발열 예측 시뮬레이터 개발
- FPGA 기반 하드웨어 검증 시스템 설계
- 차량용 자율주행을 위한 알고리즘 경량 / 최적화
- DNN to SNN 매핑 연구
내용
○1세부
- p-type/n-type PF 기반 뉴런 소자 제안 및 integrate-and-fre 특성 분석 (spike width < 10~100 μs, 동작 전압 < 1~1.5V)
- Mixed mode simulation을 통하여 PF기반 뉴런 소자를 포함하는 뉴런 회로 전력 소모 비교 (output spike < 1 pJ)
-Super SS 특성을 가지는 PF 뉴런 소자 개발 (SS < 0.04mV/dec)
-Integrate-and-fire 기능을 구현하는 PF 기반 뉴런 소자 구동 회로 설계 및 Circuit simulation을 통해 PF 기반 뉴런 소자 구동 회로 동작 확인 (devices < 6개)
- 시냅스 및 PF기반 뉴런 회로 어레이를 포함한 SNN 시스템 제안 및 multi-PF 기반 뉴런 회로 동작 확인 (integrate-and-fire, reset, lateral inhibition)
-p-type/n-type PF 기반 소자 및 주변 회로 포함하여 PF 기반 뉴런 회로 공정 제작 (devices < 6개, 마스크 < 12장)
-PF 기반 소자를 포함하는 뉴런 회로 어레이 제작 (뉴런 회로 어레이 : 4x1)
- STDP기반 SNN의 인식률 향상을 위하여 항상성 기능 제안.
- Input layer (28x28) 및 output layer (200)로 구성된 STDP 학습 방법 기반 비지도학습(unsupervised learning) 시스템에 제안된 PF 기반 뉴런 소자의 특성을 반영하여 PF기반 뉴런 소자의 integrate-and-fire 검증. (MNIST 인식률 > 90%, 시냅스 및 뉴런 회로의 편차 σ/μ > 0.3)

○ 2세부
출력 회로 포함 뉴런 소자 집적도 ≤10³/cm² 만족하는 뉴런 회로 설계
- 개발된 시냅스/뉴런 array를 이용한 Printed Circuit Board (PCB) 레벨 뉴로모픽 시스템 검증
- ReRAM/Domain Wall 시냅스 구조에 최적화된 뉴로모픽 시스템 설계
- 3-terminal 기반의 Spin 뉴런 소자 최초 제작
- 3-터미널 (2 Fixed domain stack + 1 MTJ spin-value)과 Domain wall channel을 이용한 뉴런 소자 설계
- 3 - 터미널 (2 Fixed domain stack+1 MTJ spin-valve)과 Domain wall channel을 이용한 시냅스 소자 설계
- 외부 자기장을 활용한 2 - 터미널 stochastic p-MTJ spin-valve 기반의 뉴런 소자 설계
- Neuromorphic system에서 sneak current 감소를 위한 cross-bar array 용 선택 소자(1S) 설계
- Spontaneous rupture 특성을 갖는 금속 필라멘트 기반 뉴런 소자 개발
- Fab-friendly 물질을 사용한 CBRAM 기반의 NDR 뉴런 소자 설계 및 제작
- Spin 뉴런 + ReRAM 시냅스 구동을 위한 ReRAM 의 시냅스 특성 확보 (weight level = 16)
- Crossbar array operating을 위한 selector 개발
○ 3세부
뉴로모픽 소자를 제어하는 아키텍처를 개발, 이미지 처리/패턴인식 알고리즘 개발
- 원거리 시냅스 간 통신 기능 설계
- 통신 기능을 바탕으로 SNN 알고리즘구현 탐색
- CNN 기반 단일 객체 인식 알고리즘 개발
- 인식 네트워크 재사용을 이용한 단일 객체 추적 알고리즘 고안 및 최적화
- 원거리 시냅스간 통신 오버헤드를 최소화하는 설계 탐색
- 뉴로모픽 소자의 동작을 모방하는 디지털 에뮬레이터 소자 개발
- CNN 기반 다중객체 인식 알고리즘 개발
- 인식 네트워크 재사용을 이용한 단일 객체 추적 알고리즘 고안 및 최적화
- 뉴로모픽 소자의 전력 소모 및 발열을 예측하기 위한 시뮬레이션 프로그램 개발
- 알고리즘 검증 및 아키텍처 개선을 위한 FPGA 기반 하드웨어 검증 시스템 설계
- SNN 이식을 위한 알고리즘 경량화 및 정확도 향상
- DNN to SNN 매핑을 위한 연구 및 SNN 구조에 맞는 알고리즘 개발

2단계
목표
○ 1세부
- Integrate-and-fire 소자를 포함한 뉴런 회로 및 어레이 공정
- Integrate-and-fire 소자를 포함한 뉴런 회로 특성 분석 및 charge trap 가지는 back gate 절연막 program/erase 분석
- Positive Feedback (PF) 기반 뉴런 소자 측정 및 분석
- Integrate-and-fire 소자 기반 뉴런 시스템 집적 및 하드웨어를 통한 시스템 검증
- Excitatory 및 inhibitory 시냅스 기능을 적용한 정확도 높은 SNN 구현
- PF 뉴런 소자와 한 웨이퍼에서 공정 가능한 시냅스 소자 개발
○ 2세부
- Spin 뉴런 및 Domain wall 시냅스 기반 극단적 에너지 절감형 고집적 뉴런 소자/회로 연구을 통한 뉴로모픽 칩 개발
- Spin 뉴런 array 기반으로 ≤10 devices/neuron, 10⁶/cm² 이상의 뉴런 집적도 구현, 뉴런 event (integrate-and-fire) current ≥10 uA, 뉴런 event cycle ≥10⁶@ 상온
- MNIST 학습 정확도: ≥ 90%
- Spin 뉴런 및 Domain wall 시냅스 기반 뉴로모픽 시스템의 원천기술 및 IP 확보
○ 3세부
아키텍처와 알고리즘 데모 개발
- 저전력 관리 기법 개발을 위한 연구
- 뉴럴 아키텍처 API 개발
- SNN 기반 알고리즘 이식
- API 연동 시뮬레이션
- 뉴로모픽 소자와 디지털 회로를 통합
- 뉴로모픽 시스템 프로토타입 제작
- HW/SW 통합
- DNN to SNN Mapping 알고리즘 정확도 향상
- 디지털 소자로 뉴로모픽 소자의 동작 모방
- 데모 시스템 제작
- HW/SW 통합 및 최적화
- DNN to SNN Mapping 알고리즘 효율 개선

내용
○1세부
- PF 기반 소자 및 주변 회로 포함하여 PF 기반 뉴런 회로 공정 제작. (devices < 6개, 마스크 < 12장, 집적도 > 10⁴/cm²)
-PF 기반 소자를 포함하는 뉴런 회로 어레이 제작. (뉴런 회로 어레이 : 4x1)
- 단위 회로 측정 및 분석.
- Al₂O₃/Si₃N₄ gate stack을 이용하여 Leaky IF 동작을 하는 뉴런 특성 분석 및 검증.
- 단일 소자에서 뉴런의 integrate-and-fire 기능 구현 및 동작 검증.
- 제작한 PF 뉴런 소자의 Retention 특성 분석 및 Excitatory and Inhibitory 기능 검증.
- 10개의 뉴런 소자의 문턱전압 특성 분석 및 메모리 기능을 이용하여 뉴런 간 편차 개선.
- 0.5 μm CMOS 공정에서 2×10⁶/cm²의 PF 소자 제작 및 동작 검증 성공. high tech 공정으로 제작 시 1×10⁷/cm² 이상 달성 가능.
- 0~80℃에서 측정을 통해 제작한 뉴런 소자의 Postivie Feedback 동작 검증.
- PF 소자와 CMOS 회로를 이용하여 뉴런 회로 제작 및 동작 검증. 패키징을 통한 PCB 동작 검증
- 제작한 PF 소자의 측정을 통해 Leaky Integrate & Fire 뉴런 모델링.
- 하드웨어 기반 MNIST 학습 정확도 > 98% 달성.
- 안정적이고 저전력의 시냅스 소자를 PF 뉴런 소자와 하나의 웨이퍼 상에서 공정진행 및 결과 분석. 이를 통한 어레이 제작 및 안정적인 Selected PGM/ERS Scheme 제안 및 검증.
○2세부
- 출력 회로 포함 뉴런 소자 집적도 ≤10⁶/cm² 만족하는 뉴런 회로 설계
- Spin 뉴로모픽 시스템 칩 제작 및 Spin 소자와의 통합 거동 검증
- ReRAM/Domain Wall 시냅스 구조에 최적화된 뉴로모픽 시스템 설계
- 2 - 터미널 integrate p-MTJ spin-valve 기반의 뉴런 소자 설계
- 2 - 터미널 stochastic p-MTJ spin-valve 기반의 뉴런 소자 설계
- SOT 기반 뉴런 소자와 연결하기 위한 spin 시냅스 소자 개발
- Neuron + Synapse 통합 거동을 통한 MNIST 95% 정확도 확보
○3세부
아키텍처와 알고리즘 통합 및 데모 개발
- 전력 소모, 발열 예측 시뮬레이터를 이용한 전체 시스템의 case study 진행 및 최적화
- SNN의 핵심 알고리즘을 지원하기 위한 API 연구
- DNN to SNN 매핑 알고리즘을 SNN을 고려하여 최적화하고 이를 SNN에 이식
- API를 통한 알고리즘 시뮬레이터 이식
- 딥 러닝용 뉴로모픽 소자와 디지털 소자를 통합, 고성능 SNN 구현
- 뉴로모픽 소자와 뉴럴 아키텍처, API 설계를 통합한 프로토타입 제작
- 제안한 알고리즘을 제공받은 API활용하여 구현
- DNN to SNN mapping 방법 개선을 통한 SNN의 inference 정확도 향상
- 하드웨어 상에서 뉴로모픽 소자의 시뮬레이션 모델을 구현
- 뉴로모픽 소자와 뉴럴 아키텍처, API 설계를 통합한 프로토타입 개선

연구개발성과

연구개발성과 활용계획 및 기대 효과
□ 고집적 및 저전력 뉴런 소자 및 회로 원천 기술 획득
본 연구에서 개발한 뉴런 소자의 경우, 그 특성상 기존의 회로에 비해 전력 측면에서 많은 장점을 가질 수 있을 것으로 판단함. 따라서 실용성이 있는 최신 뉴로모픽 소자 기술을 개발함으로써 국가 원천기술을 확보하고 뉴로모픽 인지 플랫폼에 가이드라인을 제시할 수 있음.
Spin 뉴런소자는 자기저항메모리의 electron spin transfer와 spin-domain wall 효과를 이용한 것으로, 우리나라가 가지고 있는 세계 최고의 메모리 기술과 호환이 가능하고 고집적 및 고신뢰성을 보장함. 신개념의 뉴로모픽 소자 기술을 개발함으로써 국가 원천기술을 확보하고 뉴로모픽 인지 플랫폼에 가이드라인을 제시할 수 있음.
여러 어플리케이션 중에서 뉴로모픽 기반 객체 인식 및 추적 기술에 집중하여 성능 및 전력 소모를 크게 개선하였으며, 이는 추후 저전력 고성능을 요하는 자율주행 차량에서 활용이 가능함. 1차 단계의 연구 성과는 뉴로모픽 소자를 활용하여 임베디드 기기 및 모바일 디바이스 등 전력이 제한적인 환경에서 딥러닝을 효율적으로 수행할 수 있도록 하는 다음 후속 연구의 교두보 역할을 할 것으로 기대됨.
DNN to SNN 매핑 알고리즘 개발 및 다중 객체 인식 알고리즘 개선, 뉴로모픽 소자를 위한 디지털 인터페이스 회로의 개발을 수행함. 기존에 제안되었던 아키텍처 대비 전력소모 및 DNN to SNN 매핑을 위한 다양한 기능을 지원하여 뉴로모픽 소자의 저전력 특성을 극대화하며 단일 뉴로모픽 소자로 지원할 수 없는 대형 SNN을 지원할 수 있음. 또한 DNN to SNN 매핑 기술을 제안하여 DNN학습 기법들과 융합을 통해 기존에 불가능했던 대형 SNN 모델을 구현해낼 수 있게 되었으며, 이를 통해 다양한 어플리케이션에 대응 가능한 정확도를 확보함.
□ 연구 수행 결과의 논문 및 특허화
본 연구 과제를 수행하여 발생하는 모든 결과에 대해서는 관련 분야의 주요 저널에 투고할 수 있도록 하고, 원천기술에 대한 특허를 출원하여 과학기술의 발전에 크게 기여할 것으로 예상.
Spin 뉴런 소자 및 뉴로모픽 칩을 개발하면서 얻은 메커니즘 및 연구 결과를 세계 최고 수준의 저널 및 학회에 발표하고 특허를 출원하였고 이를 통해 우리나라 뉴로모픽 기술 발전에 기여할 것으로 예상됨. 도출된 알고리즘들을 FPGA 하드웨어 에뮬레이터 상에서 활용하여 데모를 제작함으로써 알고리즘이 실제 하드웨어 에뮬레이터 상에서도 잘 동작함을 검증. 추가로 실제 제작된 뉴로 소자를 시스템에 통합해 데모를 제작함으로써 알고리즘, 하드웨어, 뉴로모픽 소자 세 가지 모두의 기능과 정확도를 검증. 하드웨어 에뮬레이터 상의 알고리즘 적용 성과는 이후 FPGA 보드를 이용한 가속기 연구에 다양하게 응용될 수 있을 것으로 기대.
□ 연구 결과 기술 이전
본 연구팀에서 개발된 신경 모방 소자/회로 어레이를 아키텍처 팀이 개발한 하드웨어로 소자업체가 제작하고, 이것을 이용하여 참여한 설계 및 시스템 업체가 각자의 사업 목적에 맞게 활용하도록 함. 또한, 개발된 응용 학습 알고리즘을 각자의 사업에 맞게 개량하도록 함. 이렇게 되면 소자업체는 자체응용 및 파운드리 사업을 할 수 있고, 중소벤처 설계 및 시스템 업체는 대기업으로부터 하드웨어를 받아서 관련 사업에 응용을 할 수 있는 아주 효과적인 기회가 마련될 수 있음.
□ 연구 결과 기술 사업화
기존 CMOS 기술과 호환성이 좋은 본 연구의 시냅스 및 뉴런 회로 기술은 SK하이닉스, 삼성전자, 마그나칩 반도체, 동부하이텍, 티엘아이, 아나패스, 픽셀플러스, 실리콘마이터스, GCT Semiconductor, Inc., FCI 커뮤니케이션스, LG 전자, 현대 자동차, 현대 오트론 등의 기업을 대상으로 다양하게 활용되어 사업화로 진행될 가능성이 높음.
뉴로모픽 시스템의 원천 기술 및 IP 확보를 통해 대기업에 기술이전을 시행하며, 중소 벤처기업에게 원천기술 제공함으로써 대기업은 소자 제작 및 응용을 통한 파운더리 사업, 중소벤처 설계 및 시스템 업체는 하드웨어를 통해 사업에 응용하는 등 사업 목적에 맞게 활용하여 뉴로모픽 시스템의 국내 시장경제 활성화 및 사업화에 기여할 수 있음.
DNNs-SNNs간 맵핑 기술의 효율성에 집중한 연구는 모델의 최적화를 찾는 연구로의 확장의 근간이 될 수 있을 것으로 기대. 이를 통해 저전력 SNNs 뉴로모픽 소자/회로 상에서 neural 네트워크를 훨씬 더 효율적으로 구동함으로써 지연속도와 전력 소모의 감소를 극대화할 수 있을 것으로 예상. 이 외에도 FPGA에 구현될 디지털 에뮬레이터 상의 사양에 맞는 모델 구조와 필수 operation들을 탐색함으로써 최적의 SNNs 기반 다중 물체인식 알고리즘을 확보할 수 있음. 연구로부터 얻어진 성과는 다양한 응용 분야에 큰 파생 효과를 일으켜 국가원천 기술 확보 및 다양한 사업 분야에도 적용 가능할 것으로 예상.

(출처 : 요약문 2p)

목차 Contents

• 표지 ... 1
• 요 약 문 ... 2
• 목차 ... 7
• 1. 연구개발과제의 개요 ... 8
• 2. 연구개발과제의 수행 과정 및 수행 내용 ... 9
• - 1세부 연구내용 ... 9
• -2세부 연구내용 ... 26
• -3세부 연구내용 ... 43
• 3. 연구개발과제의 수행 결과 및 목표 달성 정도 ... 71
• 1) 연구수행 결과 ... 71
• 2) 목표 달성 수준 ... 83
• 4. 목표 미달 시 원인분석 ... 89
• 1) 목표 미달 원인(사유) 자체분석 내용 ... 89
• 2) 자체 보완활동 ... 90
• 3) 연구개발 과정의 성실성 ... 91
• 5. 연구개발성과의 관련 분야에 대한 기여 정도 ... 91
• 6. 연구개발성과의 관리 및 활용 계획 ... 92
• 끝페이지 ... 95