초록 ▼

연구개발 목표 및 내용
최종 목표
○ 인공지능 프로세서에 특화된 고대역폭 데이터 전송을 위한 LPDDR5용 차세대 초고속 메모리 인터페이스 기술을 개발하고 A.I. 반도체 기술에 적용하여 인공지능 기술 실증 검증
○ End Product
- LPDDR5 저전력/시분할-백그라운드 보정 기반 PHY IP (HW)
- LPDDR5 인공지능 데이터 연산/전달 특화형 Controller IP (HW)
- LPDDR5 PHY, Controller 및 A.I. 인지프로세서 반도체 통합칩 (HW)
전체내용

연구개발 목표 및 내용
최종 목표
○ 인공지능 프로세서에 특화된 고대역폭 데이터 전송을 위한 LPDDR5용 차세대 초고속 메모리 인터페이스 기술을 개발하고 A.I. 반도체 기술에 적용하여 인공지능 기술 실증 검증
○ End Product
- LPDDR5 저전력/시분할-백그라운드 보정 기반 PHY IP (HW)
- LPDDR5 인공지능 데이터 연산/전달 특화형 Controller IP (HW)
- LPDDR5 PHY, Controller 및 A.I. 인지프로세서 반도체 통합칩 (HW)
전체내용
○ 1차년도
- (표준 분석 및 아키텍처 구조설계) LPDDR5 표준문서 및 관련 논문 분석을 통해 LPDDR5 인공지능 특화형 컨트롤러와 저전력/시분할-백그라운드 보정 PHY, A.I. 인지프로세서의 구조 연구 및 설계를 진행
- (컨트롤러/PHY 핵심 기능블럭 설계) 컨트롤러 및 PHY는 상호 간의 DFI Interface를 포함하여 핵심 기능블록을 설계하며, 1차 칩 제작을 위한 레이아웃, back-end 및 검증을 수행
- (A.I.인지프로세서 설계 검증) 범용객체를 인지할 수 있는 A.I. 인지프로세서의 각 기능 블록에 대한 HDL 설계를 진행하여 그 기능을 FPGA 기반으로 기능 검증을 수행
○ 2차년도
- (1차 칩 제작 및 개별 IP 설계) LPDDR5 인터페이스의 핵심 기능블록에 대한 칩을 제작하여 기능을 검증하고, 시험결과를 기반으로 추가적인 연구와 보완 회로 설계를 통해 LPDDR5 컨트롤러/PHY 및 A.I. 인지프로세서 IP를 설계함
- (컨트롤러/A.I.인지프로세서 통합 검증) LPDDR5 인공지능 특화형 컨트롤러 및 A.I. 인지프로세서와 통합 검증을 FPGA 기반으로 실시하고 그 기능을 검증함. 또한, 다양한 분야의 여러 인공지능 인지기술과 개발한 LPDDR5 컨트롤러와 PHY의 연동시험을 위한 멀티 앙상블 A.I. 인지프로세서 기술을 개발
- (2차 칩 설계) LPDDR5 규격의 1-Channel 인터페이스인 16-bit PHY I/O를 구조를 설계하고, 개별 핵심 IP변 연계 동작을 모의실험을 통해 검증하여 1-Channel 16-bit PHY I/O 성능 검증을 위한 테스트칩의 레이아웃 및 Back-end 설계
○ 3차년도
- (2차 칩 제작 및 검증) LPDDR5 규격의 1-Channel 16-bit PHY I/O 성능검증을 위한 테스트칩을 제작하여 성능 검증 수행
- (3차 통합칩 설계) LPDDR5 컨트롤러 및 PHY와 프로세서를 통합하여 설계하고 시뮬레이션 모델을 통해 검증함. 또한, LPDDR5 PHY 설계에 대한 Analog 회로의 PHY에 대한 Verilog 상위 모델링을 개발하고 LPDDR5 컨트롤러 및 프로세서와 통합 검증 수행
- (3차 통합칩 제작 및 검증) LPDDR5 컨트롤러/PHY 및 프로세서를 통합한 3차 통합칩을 설계 검증하고, 제작하여 프로세서를 기반으로 컨트롤러와 PHY 동작 검증 수행
- (기술사업화) LPDDR5 기반의 연구개발 결과물을 활용하여 모바일AP, 드론, 인지로봇, 자율주행차, 지능형 CCTV 등의 인공지능 반도체 분야에 대한 기술 사업화를 추진

연구개발성과
○ 주요 성능치 목표를 아래와 같이 달성함
- 출력 신호 크기 (WCK) : 205mVpp
- 출력 신호 slew rate (WCK) : 5.12V/ns
- 데이터 전송속도 : 7.5Gbps
- PHY 송수신부 전력 효율 : 2.5pJ/b
- 클럭 재설정 시간 : 3.68us
- 출력 신호 period jitter (WCK) : 14.3ps
- 인공지능 특화기능 최대 처리 성능 : 8GOPS
- 멀티앙상블 인지 종류 : 120종
- PHY 면적 (DQ 송수신부) : 0.022mm²
○ 정성적 연구개발성과
(기술적 성과) LPDDR5 메모리 인터페이스 기술 개발
- LPDDR5 메모리 표준 사양을 만족하는 TX/RX 핵심 기술을 MPW를 통해 제작 및 검증하였고, 이를 기반으로 16bit로 7.5Gbps까지 동작하는 PHY IP 및 원천 회로기술 을 개발
- 또한, LPDDR5 메모리를 제어하고 데이터를 송수신 할 수 있는 컨트롤러를 개발하여 메모리 모델과의 연동 시뮬레이션을 통해 기능 및 성능을 확인
- 메모리 인터페이스를 개발하는데 있어 필요한 회로설계 기술 뿐만 아니라 IP 배치, 클럭 부정합 최소화 방법, 보드설계 및 측정 노하우 등 무형의 기술들도 함께 습득하고 축적함
(산업적 성과) 외산기술 대비 우수한 가격 경쟁력의 LPDDR5 메모리 인터페이스 확보
- 국산의 LPDDR5 PHY 및 컨트롤러 기술을 확보함으로써, 세계 유수의 IP provider에 비해 저렴한 가격으로 메모리 인터페이스의 원천기술 사용 가능
- LPDDR5와 유사한 원리로 동작을 하는 DDR5/GDDR6/HBM3 등의 메모리 인터페이스를 개발할 수 있는 발판을 마련함
- 공정 및 테크노드 의존성이 강한 LPDDR5 PHY 기술을 국내 기술로 확보함에 따라 LPDDR5 및 DDR PHY를 필요로 하는 다양한 공정을 사용하는 칩 제작에 적극적인 대응 가능
(사회적 성과) 국내 AI 반도체 기술의 역량 강화
- 해외의 IP를 사용하는데 있어 발생하는 기술지원/비용/AS 등 많은 제약사항을 해소할 수 있어, 국내 AI 반도체 뿐만 아니라 SoC (system-on-chip) 개발을 활성화하고와 기술역량을 강화할 수 있음
○ 정량적 연구개발성과
- 논문 11편 게시/발표 (국제 SCI 논문 4편 게시 및 국내 학술회의 7건 발표)
- 특허 출원 15건 / 등록 5건 (국제특허 출원 7건/국제특허 등록 4건, 국내특허 출원 8건/국내특허 1건)
- 소프트웨어 등록 2건
- 국내 홍보 3건 (IP 등록 1건, 전시 2건)
- 시제품 6건
- 기술문서 42건

연구개발성과 활용계획 및 기대 효과
○ 활용계획
- 방안1. 기술이전을 통해 메모리 인터페이스 서비스 가능한 팹리스 업체 발굴
- 방안2. 전시회 참가, 홈페이지 게시 등 기술홍보를 통한 직접적인 기술이전
- 방안3. 디자인하우스 및 IP 유통 사이트를 통한 IP 사업화 추진
○ 파급효과
- (기술적) 메모리 인터페이스 핵심기술 확보 및 국내 인공지능 SoC 기술 향상
- (경제적) LPDDR 인터페이스 기술의 국산화 및 수입 대체를 통한 시장 확보
- (산업적) 국내 인공지능 프로세서 및 뉴모로픽 칩 관련 산업 활성화 기여
- (사회적) 인공지능 칩 개발을 통한 4차 산업혁명 주도 및 사회 서비스 패러다임 변화 유도
○ 적용 시스템
- 인공지능 프로세서 기반의 자율주행차, 사물인식 및 보안 시스템, 지능형 로봇 등

(출처 : 요약문 4p)