[학위논문]A Reduced Clock Swing Dual Edge Triggered Flip-Flop : 낮은 클럭 스윙 전압을 사용한 듀얼 에지 트리거드 플립 플롭원문보기
오광일
(Korea Advanced Institute of Science and Technology
Department of Electrical Engineering and Computer Science Division of Electrical Engineering
국내박사)
최근 저전력 휴대용 기기들의 급속한 발전에 따라 디지털 기기에서의 전력소모에 대한 관심은 이전보다 크게 증가하게 되었다. 따라서 저전력 소모를 위한 회로 설계 방법론은 회로 설계 과정에 있어서 필수 요소로 자리잡게 되었고, 저전력 소모를 위한 많은 방법들이 제안되었다. 디지털 기기에서 플립 플롭은 파이프라인 각 단을 연결하는 필수적인 요소이며 특히 플립 플롭의 동작을 제어하는 클럭 신호는 그 특성상 동작 확률이 100% 에 이른다. 그리고 최근 휴대용 기기에서도 고성능의 디지털 기기를 요구함에 따라 클럭 주파수가 높아지고 파이프 라인 stage의 계수가 증가하며 플립 플롭의 개수가 증가하므로 클럭 분배 네트워크와 플립 플롭 자체에서 저전력 동작이 가능한 저전력 고성능 플립 플롭이 필요로 하게 된다. 플립 플롭과 클럭 분배 네트워크에서의 저전력 동작을 위하여 지금까지 몇 가지 플립 플롭 들이 소개가 되었다. 같은 데이터 처리량을 유지하면서 클럭 주파수를 반으로 줄일 수 있는 ...
최근 저전력 휴대용 기기들의 급속한 발전에 따라 디지털 기기에서의 전력소모에 대한 관심은 이전보다 크게 증가하게 되었다. 따라서 저전력 소모를 위한 회로 설계 방법론은 회로 설계 과정에 있어서 필수 요소로 자리잡게 되었고, 저전력 소모를 위한 많은 방법들이 제안되었다. 디지털 기기에서 플립 플롭은 파이프라인 각 단을 연결하는 필수적인 요소이며 특히 플립 플롭의 동작을 제어하는 클럭 신호는 그 특성상 동작 확률이 100% 에 이른다. 그리고 최근 휴대용 기기에서도 고성능의 디지털 기기를 요구함에 따라 클럭 주파수가 높아지고 파이프 라인 stage의 계수가 증가하며 플립 플롭의 개수가 증가하므로 클럭 분배 네트워크와 플립 플롭 자체에서 저전력 동작이 가능한 저전력 고성능 플립 플롭이 필요로 하게 된다. 플립 플롭과 클럭 분배 네트워크에서의 저전력 동작을 위하여 지금까지 몇 가지 플립 플롭 들이 소개가 되었다. 같은 데이터 처리량을 유지하면서 클럭 주파수를 반으로 줄일 수 있는 듀얼에지 트리거드 플립 플롭이 제안 되었으나 이는 하나의 플립 플롭을 평행하게 연결한 것에 불과해 면적과 속도 면에서 단점이 있다. 또한 클럭 신호의 스윙 전압을 줄여 저전력 소모를 꾀하는 낮은 클럭 스윙 플립 플롭이 제안되었으나, 누설 전류를 줄이기 위한 큰 Well 전압이 필요로 하게 되am로 실제 사용적 측면에서 현실성이 떨어진다. 마지막으로 위의 듀얼 에지 트리거드와 낮은 클럭 전압을 동시에 이용한 플립 플롭이 제안되었으나 이는 올바른 동작을 위해서는 Dual thresholdCMOS 공정이 필수적으로 필요하므로 공정상의 제약이 따르고 하드웨어 비용(cost)을 증가시키는 효과를 낳는다. 본 연구는 일반적인 Single threshold CMOS 공정에서 듀얼 에지 트리거드와 낮은 클럭 전압을 이용하여 플립 플롭 자체와 클럭 분배네트워크 에서의 저전력 동작을 목표로 하고 있다. 이를 위하여 본 연구에서는 새로운 플립 플롭 구조가 제안 되었으며 이를 기존의 다른 저전력, 고성능 플립 플롭들과 비교하여 시뮬레이션 하였고 이의 검증을 위하여 각각의 플립 플롭을 이용하여 4비트 카운터를 설계한 테스트 칩을 IDEC MPW 의 Anam 0.25um CMOS 공정을 이용하여 제작 제작하였다.
최근 저전력 휴대용 기기들의 급속한 발전에 따라 디지털 기기에서의 전력소모에 대한 관심은 이전보다 크게 증가하게 되었다. 따라서 저전력 소모를 위한 회로 설계 방법론은 회로 설계 과정에 있어서 필수 요소로 자리잡게 되었고, 저전력 소모를 위한 많은 방법들이 제안되었다. 디지털 기기에서 플립 플롭은 파이프라인 각 단을 연결하는 필수적인 요소이며 특히 플립 플롭의 동작을 제어하는 클럭 신호는 그 특성상 동작 확률이 100% 에 이른다. 그리고 최근 휴대용 기기에서도 고성능의 디지털 기기를 요구함에 따라 클럭 주파수가 높아지고 파이프 라인 stage의 계수가 증가하며 플립 플롭의 개수가 증가하므로 클럭 분배 네트워크와 플립 플롭 자체에서 저전력 동작이 가능한 저전력 고성능 플립 플롭이 필요로 하게 된다. 플립 플롭과 클럭 분배 네트워크에서의 저전력 동작을 위하여 지금까지 몇 가지 플립 플롭 들이 소개가 되었다. 같은 데이터 처리량을 유지하면서 클럭 주파수를 반으로 줄일 수 있는 듀얼 에지 트리거드 플립 플롭이 제안 되었으나 이는 하나의 플립 플롭을 평행하게 연결한 것에 불과해 면적과 속도 면에서 단점이 있다. 또한 클럭 신호의 스윙 전압을 줄여 저전력 소모를 꾀하는 낮은 클럭 스윙 플립 플롭이 제안되었으나, 누설 전류를 줄이기 위한 큰 Well 전압이 필요로 하게 되am로 실제 사용적 측면에서 현실성이 떨어진다. 마지막으로 위의 듀얼 에지 트리거드와 낮은 클럭 전압을 동시에 이용한 플립 플롭이 제안되었으나 이는 올바른 동작을 위해서는 Dual threshold CMOS 공정이 필수적으로 필요하므로 공정상의 제약이 따르고 하드웨어 비용(cost)을 증가시키는 효과를 낳는다. 본 연구는 일반적인 Single threshold CMOS 공정에서 듀얼 에지 트리거드와 낮은 클럭 전압을 이용하여 플립 플롭 자체와 클럭 분배네트워크 에서의 저전력 동작을 목표로 하고 있다. 이를 위하여 본 연구에서는 새로운 플립 플롭 구조가 제안 되었으며 이를 기존의 다른 저전력, 고성능 플립 플롭들과 비교하여 시뮬레이션 하였고 이의 검증을 위하여 각각의 플립 플롭을 이용하여 4비트 카운터를 설계한 테스트 칩을 IDEC MPW 의 Anam 0.25um CMOS 공정을 이용하여 제작 제작하였다.
As the mobile systems such as notebook, cellular phone, PDAs gets popular recently, the concern over the low power consumption digital systems gets larger than before. Therefore, the digital circuit design methodology which enables less power consumption is inevitable in recent electronic circuit in...
As the mobile systems such as notebook, cellular phone, PDAs gets popular recently, the concern over the low power consumption digital systems gets larger than before. Therefore, the digital circuit design methodology which enables less power consumption is inevitable in recent electronic circuit industry. Especially, owing to the intrinsic characteristic of the clock signal, the power consumption on the clock distribution network and flip-flop are one of the key factors for the low power VLSI system. The switching activation probability of the clock signal is 100% whereas the probability of the ordinary logic part is 30%-40% at average. In addition, as the pipeline gets deeper and bit-width of the internal data gets wider to obtain high performance in mobile system, the number of the flip-flops used in the pipeline increases. Therefore the clock load capacitance increase. This also contributes the overall power consumption of the digital VLSI system. To solve these problems, a novel flip-flop is proposed in this paper, where it merges the low swing voltage of the clock scheme and the dual edge triggering scheme together without any special process requirement. The proposed flip-flop samples the input data at not only rising edge but also falling edge of the clock signal with reduced clock swing voltage. Moreover, the proposed flip-flop is implemented with nominal single threshold voltage CMOS process so that it can be compatible with other logic part and it does not require any process overhead. In addition, the proposed flip-flop partially accepted the advantage of the latch based pipeline system. As the clock frequency increase to get high performance operation, the clock skew and jitter in the clock distribution network are becoming important issues due to the short timing margin between clock edges. However, the latch based pipeline system is less sensitive to the clock edge variation since the latch is basically level based memory element. In other words, the output delay is constant regardless of the clock edge variation. The proposed flip-flop is based on the transparent widow scheme and the latch-like operation is enabled. Therefore, the clock skew and Jitter absorption properties are embedded without hurting the intrinsic timing property of the flip-flop. When it compared to the SSTCFF which consumes the smallest average power among the conventional flip-flop, the RSDFF-DE and RSDFF-SE save 14.3% and 22.8% of the average power consumption respectively. The delay increase of the RSDFF-DE and RSDFF-SE is only 43.2% and 11% respectively compared to the SDFF which is the fastest flip-flop in the simulation. Especially, the RSDFF-SE is faster than the any other low power flip-flop. The RSDFF-SE reduces 8.6% of the DQ delay compared to the RCSFF. Since the average power savings is large, the overall power delay product of the proposed RSDFF is smallest among the simulated flip-flops though its detay slightly increases. The RSDFF-DE and RSDFF-SE can reduce 7.4% and 30.8% of the power delay product respectively compared to the RCSFF. The RSDFF consumes almost 22%, 40% and 50% of the clock network power compared to the HLFF, Gago's FF and RCSFF respectively. This low power consumption can be achieved by using both the reduced clock swing and the dual edge-triggering scheme together. To verify the correctness and to measure the power consumption of the proposed flip-flop, the 4-bit counter is implemented with various input activation provability selection. All circuit simulation and chip fabrication are based on the 0.25um CMOS process parameter and HSPICE models. The parasitic capacitance and resistances are included in the simulation and the post layout simulations are performed for the each flip-flop and full chip layout. The power consumptions are simulated at 125MHz and 250MHz clock frequency for dual edge triggering scheme and single edge triggering scheme respectively with 2.5V supply voltage.
As the mobile systems such as notebook, cellular phone, PDAs gets popular recently, the concern over the low power consumption digital systems gets larger than before. Therefore, the digital circuit design methodology which enables less power consumption is inevitable in recent electronic circuit industry. Especially, owing to the intrinsic characteristic of the clock signal, the power consumption on the clock distribution network and flip-flop are one of the key factors for the low power VLSI system. The switching activation probability of the clock signal is 100% whereas the probability of the ordinary logic part is 30%-40% at average. In addition, as the pipeline gets deeper and bit-width of the internal data gets wider to obtain high performance in mobile system, the number of the flip-flops used in the pipeline increases. Therefore the clock load capacitance increase. This also contributes the overall power consumption of the digital VLSI system. To solve these problems, a novel flip-flop is proposed in this paper, where it merges the low swing voltage of the clock scheme and the dual edge triggering scheme together without any special process requirement. The proposed flip-flop samples the input data at not only rising edge but also falling edge of the clock signal with reduced clock swing voltage. Moreover, the proposed flip-flop is implemented with nominal single threshold voltage CMOS process so that it can be compatible with other logic part and it does not require any process overhead. In addition, the proposed flip-flop partially accepted the advantage of the latch based pipeline system. As the clock frequency increase to get high performance operation, the clock skew and jitter in the clock distribution network are becoming important issues due to the short timing margin between clock edges. However, the latch based pipeline system is less sensitive to the clock edge variation since the latch is basically level based memory element. In other words, the output delay is constant regardless of the clock edge variation. The proposed flip-flop is based on the transparent widow scheme and the latch-like operation is enabled. Therefore, the clock skew and Jitter absorption properties are embedded without hurting the intrinsic timing property of the flip-flop. When it compared to the SSTCFF which consumes the smallest average power among the conventional flip-flop, the RSDFF-DE and RSDFF-SE save 14.3% and 22.8% of the average power consumption respectively. The delay increase of the RSDFF-DE and RSDFF-SE is only 43.2% and 11% respectively compared to the SDFF which is the fastest flip-flop in the simulation. Especially, the RSDFF-SE is faster than the any other low power flip-flop. The RSDFF-SE reduces 8.6% of the DQ delay compared to the RCSFF. Since the average power savings is large, the overall power delay product of the proposed RSDFF is smallest among the simulated flip-flops though its detay slightly increases. The RSDFF-DE and RSDFF-SE can reduce 7.4% and 30.8% of the power delay product respectively compared to the RCSFF. The RSDFF consumes almost 22%, 40% and 50% of the clock network power compared to the HLFF, Gago's FF and RCSFF respectively. This low power consumption can be achieved by using both the reduced clock swing and the dual edge-triggering scheme together. To verify the correctness and to measure the power consumption of the proposed flip-flop, the 4-bit counter is implemented with various input activation provability selection. All circuit simulation and chip fabrication are based on the 0.25um CMOS process parameter and HSPICE models. The parasitic capacitance and resistances are included in the simulation and the post layout simulations are performed for the each flip-flop and full chip layout. The power consumptions are simulated at 125MHz and 250MHz clock frequency for dual edge triggering scheme and single edge triggering scheme respectively with 2.5V supply voltage.
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