본 논문에서는 미국 국립표준기술연구소(NIST)에서 채택한 차세대 대칭형 암호 표준(AES)인 Rijndael 암호 알고리듬을 설계하고 ALTERAFPGA를 이용하여 하드웨어로 구현 후 성능을 검증하였다. AES Rijndael 암호 알고리듬은 대부분의 대칭키 암호 알고리듬이 데이터 부분이 변하지 않고 반복적으로 자리를 바꾸는 ...
본 논문에서는 미국 국립표준기술연구소(NIST)에서 채택한 차세대 대칭형 암호 표준(AES)인 Rijndael 암호 알고리듬을 설계하고 ALTERAFPGA를 이용하여 하드웨어로 구현 후 성능을 검증하였다. AES Rijndael 암호 알고리듬은 대부분의 대칭키 암호 알고리듬이 데이터 부분이 변하지 않고 반복적으로 자리를 바꾸는 Feistel 구조의 라운드 변환을 하는데 반해 non-Feistel 구조의 라운드 변환을 수행하며, 3개의 역변환이 가능한 라운드 블록과 XOR 연산을 수행하는 1개의 라운드 블록으로 구성되어 있다. 본 논문에서는 효율적인 연산을 위해 하나의 라운드를 파이프 라인 방법을 적용한 두개의 부분 라운드로 나누었으며, 부분라운드는 4클록에 동작하며 1라운드 연산시 평균적으로 5클럭이 소요된다. 그리고 데이터 치환 테이블인 S_Box는 16개를 필요로 하지만 1라운드를 2개의 부분라운드로 나누어 사용하기 때문에 4개의 S_Box 만 사용한다. 라운드 연산시 사용되는 행렬 곱셈을 유한체곱셈기를 사용하여 구현하지 않고 유한체상의 OxO2에 대한 곱셈연산을 수행하는 Xtime() 연산으로 곱셈기를 구현하여 전체 회로의 크기를 줄였다. AES Rijndael 암호 알고리듬은 VHDL로 설계하고, ALTERA QuartusⅡ를 이용하여 회로설계 및 시뮬레이션을 수행하였으며, ALTERA Stratix디바이스를 이용하여 FPGA로 구현하였다. 구현된 AES-128 암호 알고리듬은 최대 90Mhz의 동작 주파수와 약 230Mbps의 암·복호율을 얻을 수 있었다.
본 논문에서는 미국 국립표준기술연구소(NIST)에서 채택한 차세대 대칭형 암호 표준(AES)인 Rijndael 암호 알고리듬을 설계하고 ALTERAFPGA를 이용하여 하드웨어로 구현 후 성능을 검증하였다. AES Rijndael 암호 알고리듬은 대부분의 대칭키 암호 알고리듬이 데이터 부분이 변하지 않고 반복적으로 자리를 바꾸는 Feistel 구조의 라운드 변환을 하는데 반해 non-Feistel 구조의 라운드 변환을 수행하며, 3개의 역변환이 가능한 라운드 블록과 XOR 연산을 수행하는 1개의 라운드 블록으로 구성되어 있다. 본 논문에서는 효율적인 연산을 위해 하나의 라운드를 파이프 라인 방법을 적용한 두개의 부분 라운드로 나누었으며, 부분라운드는 4클록에 동작하며 1라운드 연산시 평균적으로 5클럭이 소요된다. 그리고 데이터 치환 테이블인 S_Box는 16개를 필요로 하지만 1라운드를 2개의 부분라운드로 나누어 사용하기 때문에 4개의 S_Box 만 사용한다. 라운드 연산시 사용되는 행렬 곱셈을 유한체 곱셈기를 사용하여 구현하지 않고 유한체상의 OxO2에 대한 곱셈연산을 수행하는 Xtime() 연산으로 곱셈기를 구현하여 전체 회로의 크기를 줄였다. AES Rijndael 암호 알고리듬은 VHDL로 설계하고, ALTERA QuartusⅡ를 이용하여 회로설계 및 시뮬레이션을 수행하였으며, ALTERA Stratix디바이스를 이용하여 FPGA로 구현하였다. 구현된 AES-128 암호 알고리듬은 최대 90Mhz의 동작 주파수와 약 230Mbps의 암·복호율을 얻을 수 있었다.
In this paper, it is designed the AES(Advanced Encryption Standard) cipher algorithm that is selected by NIST(National Institute of Standards and Technology). It is implemented for hardware with the use of ALTERA FPGA, and verified its ability. Most of the symmetry cipher algorithm performs the roun...
In this paper, it is designed the AES(Advanced Encryption Standard) cipher algorithm that is selected by NIST(National Institute of Standards and Technology). It is implemented for hardware with the use of ALTERA FPGA, and verified its ability. Most of the symmetry cipher algorithm performs the round of Feistel structure, but AES Rijndael cipher algorithm performs the round of non-Feistel. The AES Rijndael cipher algorithm consists of 3 round blocks that can change the reverse transformation, and 1 round block that perform with the XOR operation. In this paper, the designed AES-128 has structure that a round operation divided into 2 sub-rounds and sub-rounds are pipelined to calculate efficiently. It takes 4 clocks for a sub-round and 5 clocks for a round. Only 4 S_Boxes are used for a data replacement table, because a round is divided into 2 sub-rounds. It is reduced the size of entire circuit by using matrix multiply that Xtime() operating is used multiplication about "OxO2" in finite field. The designed AES-128 is described for VHDL by ALTERA Quartus Ⅱ. And then, it is performed functional and timing simulation, and implemented using ALTERA Stratix FPGA device. The designed AES-128 has 230Mbps encryption and decryption throughput for maximum 90Mhz clock frequency.
In this paper, it is designed the AES(Advanced Encryption Standard) cipher algorithm that is selected by NIST(National Institute of Standards and Technology). It is implemented for hardware with the use of ALTERA FPGA, and verified its ability. Most of the symmetry cipher algorithm performs the round of Feistel structure, but AES Rijndael cipher algorithm performs the round of non-Feistel. The AES Rijndael cipher algorithm consists of 3 round blocks that can change the reverse transformation, and 1 round block that perform with the XOR operation. In this paper, the designed AES-128 has structure that a round operation divided into 2 sub-rounds and sub-rounds are pipelined to calculate efficiently. It takes 4 clocks for a sub-round and 5 clocks for a round. Only 4 S_Boxes are used for a data replacement table, because a round is divided into 2 sub-rounds. It is reduced the size of entire circuit by using matrix multiply that Xtime() operating is used multiplication about "OxO2" in finite field. The designed AES-128 is described for VHDL by ALTERA Quartus Ⅱ. And then, it is performed functional and timing simulation, and implemented using ALTERA Stratix FPGA device. The designed AES-128 has 230Mbps encryption and decryption throughput for maximum 90Mhz clock frequency.
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