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본 논문에서는 새로운 구조를 갖는 1.25-Gb/s 급 디지털-제어 방식의 듀얼 루프 클럭 및 데이터 복원 회로를 제안하였다. 제안된 구조에서는 4 단계의 가변 지연을 가지는 디지털-제어 방식의 지연 버퍼(digitally-controlled delay buffer)를 이용하여 출력 위상을 미세 조정함으로써 향상된 위상 해상도를 얻는다.또한 위상 보간기의 위상 전달 특성을 선형화하기 위한 보상 방법을 제안하였다. 이 방법을 통하여 디지털-제어 방식의 위상 보간기의 INL과 DNL이 각각 71.2%와 55.2% 향상되었음을 확인하였다.설계된 회로의 동작과 ...

본 논문에서는 새로운 구조를 갖는 1.25-Gb/s 급 디지털-제어 방식의 듀얼 루프 클럭 및 데이터 복원 회로를 제안하였다. 제안된 구조에서는 4 단계의 가변 지연을 가지는 디지털-제어 방식의 지연 버퍼(digitally-controlled delay buffer)를 이용하여 출력 위상을 미세 조정함으로써 향상된 위상 해상도를 얻는다.또한 위상 보간기의 위상 전달 특성을 선형화하기 위한 보상 방법을 제안하였다. 이 방법을 통하여 디지털-제어 방식의 위상 보간기의 INL과 DNL이 각각 71.2%와 55.2% 향상되었음을 확인하였다.설계된 회로의 동작과 지터 성능은 동작적 시뮬레이션과 회로 수준 시뮬레이션을 통하여 검증하였다. 평가 칩은 동부아남 1-poly 6-metal 0.18 ㎛ CMOS 공정을 통해 제작되었으며, 측정 결과 성공적인 동작을 확인하였다. 설계된 회로의 전력 소모는 1.8V 전원 전압에서 17.8mW이고, 면적은 255 × 165 ㎛2 이다. 이 회로는 기가 비트 이더넷 스위치 등의 멀티-채널 데이터 통신 시스템에 널리 사용될 수 있을 것이다.

Abstract ▼ AI-Helper

In this thesis, a 1.25-Gb/s digitally-controlled dual-loop clock anddata recovery circuit is proposed. In the proposed structure, adigitally-controlled delay buffer (DCDB) having 4-level variabledelay tunes output phase for higher phase resolution. As a result,phase resolution is enhanced from 64-le...

In this thesis, a 1.25-Gb/s digitally-controlled dual-loop clock anddata recovery circuit is proposed. In the proposed structure, adigitally-controlled delay buffer (DCDB) having 4-level variabledelay tunes output phase for higher phase resolution. As a result,phase resolution is enhanced from 64-level to 256-level with littleadditional power consumption and die area using only the minimumnumber of reference clocks.Furthermore, a new compensating technique is presented to linearizephase characteristic of phase interpolator. This improves IntegranNonlinearity(INL) and Differential Nonlinearity(DNL) ofdigitally-controlled phase interpolator by 71.2% and 55.2%,respectively.A prototype chip was fabricated with 1-poly 6-metal 0.18 umCMOS technology. In chip measurement, the CDR successfully operatedfor 1.25-Gb/s 2^7-1 PRBS with frequency offset tolerance of+/- 400 ppm. The power consumption of the CDR core is 17.8 mWwith 1.8 V supply and core occupies 255 X 165 um^2.

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