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제안 방법
- 광통신과 같이 통신 시스템이 고속화됨에 따라서 기존 병렬 인터페이스의 여러 가지 기술적 한계를 직렬 인터페이스를 사용하여 해결 할 수 있으며, 클럭/ 데이터 복원회로인 CDR이 그 대표적 예로, CDR에 대한 연구가 활발히 이루어지고 있다. 본 연구에서는 O.l&im공정과 1.8V의 공급전압을 사용하였다. 본 논문에서 설계한 CDRe 4-phase 링 발진기와 half-rate PD, CP, 그리고 2차 LF< 사용한 half-rate 구조이다.
- 본 회로에서 쓰이는 PD는 half-rate의 구조로써, latch, XOR, MUX로 구성되고, 클럭과 반전된클럭으로 데이터를 읽는 latch들을 통해 에러신호와 레퍼런스 신호는 CP의 'up'과 'down, 의 차동입력으로 들어가게 된다, 그림2는 PD의 각 블록의 배치를 보였다. 기존 full-rate Hogge구조의 PD에서 linear half-rate 구조의 PD를 사용함으로써 VCO의 발진 주파수의 부담을 줄였다. 그림 3은 PD의 AC 응답을 보여준다.
- 그림 3은 PD의 AC 응답을 보여준다. 이득은 PD에서 중요하지 않기 때문에 데이터를 수용할 수 있는 최대 범위인 UGF를 측정하였다. 그 결과 목표 했던 2.
- 공급되는 전류의 값은 10011A이다. 그리고 CP의 안정적인 동작을 위해 Bandgap 기준 전압을 이용하였다. 그림4는 설계된 CP의 회로도이다.
- Half-rate 구조를 사용하므로 L25GHz의 발진 주파수를 얻기 위한 VCO 를 구성하였다. 그림6과 같은 delay cell을 4단으로 구성하였고 외부 5bit 스위치를 추가하였다.
- 그림6과 같은 delay cell을 4단으로 구성하였고 외부 5bit 스위치를 추가하였다. 또한 VCO의 duty ratio를 조절하기 위하여 DCC(Duty Cycle correction)회로를 발진기의 output buffer 사이에 추가하였다. LF로부터 0.
- 25GHz로 설계하였다. VCO 주파수의 위상차이가 PD에 의해 검출되어 CP를 거쳐 LF에 전달되는데 고주파 성분이 제거된 DC 레벨 성분만을 입력으로 받아들여 중심주파수에 locking 되도록 하였다.
- 그림7은 5나)it 스위치의 설정에 따른 VCO의 발진주파수 특성이다. 목표 주파수인 L25GHz에 최대한 많이 걸칠 수 있도록 설계 하였다. 그림에서 보듯이 1.
- 18μm 1-poly 6-metal CMOS 공정을 사용하여 layout하였다. Layout시 최소 면적 사용에 주안점을 두어 설계 하였고, differential 구조의 경우 mismatch가 덜 일어날 수 있도록 matching을 고려하여 interdigitized 방식 또는 common-controid 방식을 사용하여 설계하였다.
대상 데이터
- 8V의 공급전압을 사용하였다. 본 논문에서 설계한 CDRe 4-phase 링 발진기와 half-rate PD, CP, 그리고 2차 LF< 사용한 half-rate 구조이다. Half-rate구조:는 2.
- CP의 'up'과 'down'으로 보내는 역할을 한다. 본 회로에서 쓰이는 PD는 half-rate의 구조로써, latch, XOR, MUX로 구성되고, 클럭과 반전된클럭으로 데이터를 읽는 latch들을 통해 에러신호와 레퍼런스 신호는 CP의 'up'과 'down, 의 차동입력으로 들어가게 된다, 그림2는 PD의 각 블록의 배치를 보였다. 기존 full-rate Hogge구조의 PD에서 linear half-rate 구조의 PD를 사용함으로써 VCO의 발진 주파수의 부담을 줄였다.
데이터처리
- 설계된 회로의 성능을 검증하기 위해 Ql&im CMOS 공정변수를 사용하여 모의실험을 하였으며, 그 결과를 그림 8, 9, 10에 나타내었다. 설계된 CDRe 그림 8에서 보듯이 2iisec에서 locking0! 되며, 약 0.
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