MRAM(Magnetoresistance Random Access Memory)는 자기저항 효과를 이용한 메모리로써, DRAM의 고집적화와 SRAM의 빠른 속도, Flash memory의 비휘발성 등의 잠재력을 모두 갖추고 있는 차세대 저장매체이다. 하지만, MRAM이 널리 상용화되지 않고 있는 이유는 셀의 최대 저항과 최소저항의 비율을 나타내는 MR ratio가 아직 낮기 때문이다. 기존의 센싱 구조들은 이러한 낮은 MR ratio를 극복하기 위하여 반전 증폭기나 차동 증폭기와 같은 회로들을 이용하여, 미리 증폭을 한 후에 ...
MRAM(Magnetoresistance Random Access Memory)는 자기저항 효과를 이용한 메모리로써, DRAM의 고집적화와 SRAM의 빠른 속도, Flash memory의 비휘발성 등의 잠재력을 모두 갖추고 있는 차세대 저장매체이다. 하지만, MRAM이 널리 상용화되지 않고 있는 이유는 셀의 최대 저항과 최소저항의 비율을 나타내는 MR ratio가 아직 낮기 때문이다. 기존의 센싱 구조들은 이러한 낮은 MR ratio를 극복하기 위하여 반전 증폭기나 차동 증폭기와 같은 회로들을 이용하여, 미리 증폭을 한 후에 비교기로 전달한다. 하지만, 이러한 증폭기 구조는 트랜지스터의 제조공정 오차에 매우 취약하여, 센싱 결과가 반대로 나오는 경우가 발생한다.본 연구에서는 낮은 MR ratio에서 센싱의 성능을 향상시키기 위한 방법으로 커패시터를 이용한 전압차이 증폭 회로를 제안하고 검증하여 이를 MRAM의 센싱 구조에 적용시켰다. 제안하는 회로는 여러 개의 커패시터가 비트라인과 상보비트라인에 병렬로 연결되어 전압차이를 저장한 후, 직렬로 재배열됨으로써 이 전압차이를 모두 더하고, 이 증가된 전압 차이를 커패시턴스가 비트라인에 비하여 매우 작은 비교기의 입력으로 전달시킨다.시뮬레이션은 TSMC 0.18μm CMOS 공정과 IBM 0.13μm 공정을 이용하여 수행하였으며, 0.18μm 공정에서 256개 비트라인의 등가 커패시턴스는 110fF이다. 제안하는 회로는 5fF의 부스터 커패시터를 8개 사용하여, 비트라인과 상보비트라인간의 전압차이를 약 2.6의 이득으로 비교기에 전달할 수 있었다. 사용한 공정에서 발생할 수 있는 비교기의 오프셋인 약 70mV의 이상을, 증폭된 전압 차이의 목표 스펙으로 정하였을 때, 본 구조는 비트라인에서 비교기로의 전하분배 과정을 3ns 단축시켰다. Sensitivity와 오프셋을 측정하는 실험에서 제안하는 구조는 비교기의 양단에 존재하는 오프셋인 32mV를 18mV로 44%만큼 감소시켰다. 타 구조와의 비교하기 위한 실험은 트랜지스터의 VTO와 부스터 커패시터에 3σ에서 ±10%오차를 갖는 정규분포를 가정하여 100회의 Monte Carlo 시뮬레이션을 수행하였다. 제안하는 구조는 20%의 MR ratio에서 100회의 센싱을 모두 성공하였으며, 같은 실험에서 비교대상인 표준 latch 구조는 77회의 실험만이 정상적인 결과를 보여주었다. 또한 0.18μm CMOS 공정에서 진행한 저전압 테스트에서, 제안하는 구조는 1.2V에서의 속도저하가 0.03ns으로 표준 latch를 사용한 구조의 0.17ns에 비해 더 우수한 결과를 보여주었다.제안하는 회로는 빠른 sensing time, 높은 sensitivity 등의 우수한 장점을 갖추었지만, 5fF의 커패시터를 8개 사용함으로써 기본적인 비교기 이외에 64μm2의 면적(0.18μm CMOS 기준)을 추가로 요구한다. 하지만, 본 구조는 기존 전류 센싱 구조와는 달리 OP-AMP 등의 전압 고정용 회로 등을 사용하지 않는 다는 점에서는 면적이 감소하기 때문에 충분히 효용가치가 있다.MRAM(Magnetoresistance Random Access Memory) is a new breed of memory that is expected to resemble the density of DRAM, the speed of SRAM and better write endurance than that of Flash memory. However, the economic efficiency of MRAM relies mainly on improving the chip yield due to low MR ratio. To overcome this weakness, former studies have been focusing on using inverting amplifiers or OP-AMPs to pre-sense before the signal from the cell reaches the comparator. However these pre-amplifiers are too sensitive to the secondary or higher effects of process mismatches.This thesis proposes a novel amplifying scheme that uses capacitors to boost voltage-differences and verify it for use as a MRAM sensing scheme. The proposed circuit stores the voltage difference of bitline and reference bitline in several capacitors during setup, and boost the voltage difference by serially connecting the capacitors against the two input nodes of the comparator in the next phase. The idea is to move the charges from the bitline with large capacitance to the comparator with small capacitance.Simulation was performed with both TSMC 0.18μm CMOS process and IBM 0.13μm CMOS process. The total capacitance of the bitline under 0.18μm process was measured to be 110fF by simulation. Using 8 capacitors of 5fF each, the output gain of the booster was found to be 2.6. The proposed booster was able to reduce the charge-sharing process by 3ns to output voltage difference of 70mV, which is the possible offset between the comparator''s ends for given process parameters. During booster output phase, the comparator''s offset was reduced from 32mV to 18mV by 44%. For sensitivity test, simulation was performed 100 times with the gaussian distribution of ±10% error at 3σ applied to VTOs and capacitance values. The proposed scheme was able to succeed all 100 tests up to 20% MR ratio compared to 77 tests of standard scheme.The proposed scheme shows faster sensing time, less speed drop of 0.03ns compared to 0.17ns of standard scheme at 1.2V low voltage VDD but utilizes more area due to 8 5fF capacitors. Using 0.18μm design rule, the proposed booster utilizes 32μm2 each resulting 0.1% increase in total chip size. However these additional area seems resonable compared to former current sensing-schemes that are using OP-AMPs and external reference voltages.
MRAM(Magnetoresistance Random Access Memory)는 자기저항 효과를 이용한 메모리로써, DRAM의 고집적화와 SRAM의 빠른 속도, Flash memory의 비휘발성 등의 잠재력을 모두 갖추고 있는 차세대 저장매체이다. 하지만, MRAM이 널리 상용화되지 않고 있는 이유는 셀의 최대 저항과 최소저항의 비율을 나타내는 MR ratio가 아직 낮기 때문이다. 기존의 센싱 구조들은 이러한 낮은 MR ratio를 극복하기 위하여 반전 증폭기나 차동 증폭기와 같은 회로들을 이용하여, 미리 증폭을 한 후에 비교기로 전달한다. 하지만, 이러한 증폭기 구조는 트랜지스터의 제조공정 오차에 매우 취약하여, 센싱 결과가 반대로 나오는 경우가 발생한다.본 연구에서는 낮은 MR ratio에서 센싱의 성능을 향상시키기 위한 방법으로 커패시터를 이용한 전압차이 증폭 회로를 제안하고 검증하여 이를 MRAM의 센싱 구조에 적용시켰다. 제안하는 회로는 여러 개의 커패시터가 비트라인과 상보비트라인에 병렬로 연결되어 전압차이를 저장한 후, 직렬로 재배열됨으로써 이 전압차이를 모두 더하고, 이 증가된 전압 차이를 커패시턴스가 비트라인에 비하여 매우 작은 비교기의 입력으로 전달시킨다.시뮬레이션은 TSMC 0.18μm CMOS 공정과 IBM 0.13μm 공정을 이용하여 수행하였으며, 0.18μm 공정에서 256개 비트라인의 등가 커패시턴스는 110fF이다. 제안하는 회로는 5fF의 부스터 커패시터를 8개 사용하여, 비트라인과 상보비트라인간의 전압차이를 약 2.6의 이득으로 비교기에 전달할 수 있었다. 사용한 공정에서 발생할 수 있는 비교기의 오프셋인 약 70mV의 이상을, 증폭된 전압 차이의 목표 스펙으로 정하였을 때, 본 구조는 비트라인에서 비교기로의 전하분배 과정을 3ns 단축시켰다. Sensitivity와 오프셋을 측정하는 실험에서 제안하는 구조는 비교기의 양단에 존재하는 오프셋인 32mV를 18mV로 44%만큼 감소시켰다. 타 구조와의 비교하기 위한 실험은 트랜지스터의 VTO와 부스터 커패시터에 3σ에서 ±10%오차를 갖는 정규분포를 가정하여 100회의 Monte Carlo 시뮬레이션을 수행하였다. 제안하는 구조는 20%의 MR ratio에서 100회의 센싱을 모두 성공하였으며, 같은 실험에서 비교대상인 표준 latch 구조는 77회의 실험만이 정상적인 결과를 보여주었다. 또한 0.18μm CMOS 공정에서 진행한 저전압 테스트에서, 제안하는 구조는 1.2V에서의 속도저하가 0.03ns으로 표준 latch를 사용한 구조의 0.17ns에 비해 더 우수한 결과를 보여주었다.제안하는 회로는 빠른 sensing time, 높은 sensitivity 등의 우수한 장점을 갖추었지만, 5fF의 커패시터를 8개 사용함으로써 기본적인 비교기 이외에 64μm2의 면적(0.18μm CMOS 기준)을 추가로 요구한다. 하지만, 본 구조는 기존 전류 센싱 구조와는 달리 OP-AMP 등의 전압 고정용 회로 등을 사용하지 않는 다는 점에서는 면적이 감소하기 때문에 충분히 효용가치가 있다.MRAM(Magnetoresistance Random Access Memory) is a new breed of memory that is expected to resemble the density of DRAM, the speed of SRAM and better write endurance than that of Flash memory. However, the economic efficiency of MRAM relies mainly on improving the chip yield due to low MR ratio. To overcome this weakness, former studies have been focusing on using inverting amplifiers or OP-AMPs to pre-sense before the signal from the cell reaches the comparator. However these pre-amplifiers are too sensitive to the secondary or higher effects of process mismatches.This thesis proposes a novel amplifying scheme that uses capacitors to boost voltage-differences and verify it for use as a MRAM sensing scheme. The proposed circuit stores the voltage difference of bitline and reference bitline in several capacitors during setup, and boost the voltage difference by serially connecting the capacitors against the two input nodes of the comparator in the next phase. The idea is to move the charges from the bitline with large capacitance to the comparator with small capacitance.Simulation was performed with both TSMC 0.18μm CMOS process and IBM 0.13μm CMOS process. The total capacitance of the bitline under 0.18μm process was measured to be 110fF by simulation. Using 8 capacitors of 5fF each, the output gain of the booster was found to be 2.6. The proposed booster was able to reduce the charge-sharing process by 3ns to output voltage difference of 70mV, which is the possible offset between the comparator''s ends for given process parameters. During booster output phase, the comparator''s offset was reduced from 32mV to 18mV by 44%. For sensitivity test, simulation was performed 100 times with the gaussian distribution of ±10% error at 3σ applied to VTOs and capacitance values. The proposed scheme was able to succeed all 100 tests up to 20% MR ratio compared to 77 tests of standard scheme.The proposed scheme shows faster sensing time, less speed drop of 0.03ns compared to 0.17ns of standard scheme at 1.2V low voltage VDD but utilizes more area due to 8 5fF capacitors. Using 0.18μm design rule, the proposed booster utilizes 32μm2 each resulting 0.1% increase in total chip size. However these additional area seems resonable compared to former current sensing-schemes that are using OP-AMPs and external reference voltages.
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