최근 반도체 공정이 불과 수십 나노미터 단위의 극 미세한 크기로 작아지면서 이런 공정 변화 추세가 회로에 끼치는 영향에 대해 많은 연구가 진행 되고 있다. 차세대 비휘발성 고속 메모리로 각광받고 있는 MRAM (Magneto-resistance Random Access Memory)의 경우에도 이런 반도체 공정의 소형화 추세에 많은 영향을 받고 있는데, 이 논문에서는 이 MRAM 에서의 이런 반도체 공정의 소형화 추세에 대한 영향을 분석해보고, 극 미세한 크기로 작아진 반도체 공정에서의 MRAM 센싱 회로의 효율적이고 안정적인 동작을 위한 구조 및 방법에 대해 연구하였다. 우선 비휘발성 고속 자기 메모리인 MRAM의 기본 Cell 구조와 원리 및 read/write 동작에 대하여 언급하였고, MRAM의 센싱 동작에 대해 focus를 맞추어 MRAM 센싱 회로의 대표적인 세 가지 구조에 대해 각 회로의 특징 및 장단점을 비교하였다. 이 과정에서 각각의 유형에 대해 센싱 이득(sensing ...
최근 반도체 공정이 불과 수십 나노미터 단위의 극 미세한 크기로 작아지면서 이런 공정 변화 추세가 회로에 끼치는 영향에 대해 많은 연구가 진행 되고 있다. 차세대 비휘발성 고속 메모리로 각광받고 있는 MRAM (Magneto-resistance Random Access Memory)의 경우에도 이런 반도체 공정의 소형화 추세에 많은 영향을 받고 있는데, 이 논문에서는 이 MRAM 에서의 이런 반도체 공정의 소형화 추세에 대한 영향을 분석해보고, 극 미세한 크기로 작아진 반도체 공정에서의 MRAM 센싱 회로의 효율적이고 안정적인 동작을 위한 구조 및 방법에 대해 연구하였다. 우선 비휘발성 고속 자기 메모리인 MRAM의 기본 Cell 구조와 원리 및 read/write 동작에 대하여 언급하였고, MRAM의 센싱 동작에 대해 focus를 맞추어 MRAM 센싱 회로의 대표적인 세 가지 구조에 대해 각 회로의 특징 및 장단점을 비교하였다. 이 과정에서 각각의 유형에 대해 센싱 이득(sensing margin), 동작 속도(Read Time Delay), 전력-시간 곱(Power-Delay Product) 및 소비 면적(Area Consumption)의 특징을 비교분석하였으며, 이 비교 분석결과를 바탕으로 가장 효율적이며 안정적인 구조를 밝혀내었다. 이 MRAM 센싱 회로를 이용하여 130nm에서 90nm를 거쳐 65nm로 반도체 공정이 줄어들면서 sensing margin의 감소와 sensing margin variation의 증가 현상을 확인하였다. 이런 현상은 공급 전압(VDD)과 회로에 적용되는 트랜지스터 크기가 작아짐에 따라 회로에 흐르는 전류가 줄어들고, 출력 저항이 작아지는 현상이 주된 원인임을 밝혀내었으며 65nm공정에서의 이런 현상을 개선하고자 HSPICE simulation을 이용해서 몇 개의 parameter를 변화시켜가며 이에 대한 해결책을 제시하였다. 우선 power gating 방식을 기반으로 하여 65nm공정의 소형화된 공정에서 공급 전압(VDD)을 증가시키며 동시에 증가된 공급전압에 대해 clamp 트랜지스터의 게이트 전압과 NMOS 크기를 최적화시킴으로서 MRAM 센싱 회로의 센싱 이득(sensing margin)을 -3σ부터 +3σ의 Vt variation 범위에 걸쳐 증가시킬 수 있었다. 따라서 process variation의 영향을 고려하여 공급 전압(VDD)의 증가와 함께 증가된 공급 전압에 회로내의 다른 조건들을 최적화시키는 방법과 power gating 방식을 취함으로써 소형화된 공정에서 sensing margin을 안정적으로 개선할 수 있었다. 또한 STT-MRAM 셀을 이용하여 쓰기 동작 회로까지 포함한 가장 단순화시킨 읽기/쓰기 회로를 구성하여 제안하였다. 이 회로의 경우 기존의 쓰기 동작 신호를 입력하면 선택되지 않은 셀에 잘못된 데이터가 써지는 현상이 발생하는 것을 시뮬레이션을 통해 밝혔으며, 이 현상을 방지하기 위해서 효율적인 입력 신호 제어의 방법을 제시하였다.
최근 반도체 공정이 불과 수십 나노미터 단위의 극 미세한 크기로 작아지면서 이런 공정 변화 추세가 회로에 끼치는 영향에 대해 많은 연구가 진행 되고 있다. 차세대 비휘발성 고속 메모리로 각광받고 있는 MRAM (Magneto-resistance Random Access Memory)의 경우에도 이런 반도체 공정의 소형화 추세에 많은 영향을 받고 있는데, 이 논문에서는 이 MRAM 에서의 이런 반도체 공정의 소형화 추세에 대한 영향을 분석해보고, 극 미세한 크기로 작아진 반도체 공정에서의 MRAM 센싱 회로의 효율적이고 안정적인 동작을 위한 구조 및 방법에 대해 연구하였다. 우선 비휘발성 고속 자기 메모리인 MRAM의 기본 Cell 구조와 원리 및 read/write 동작에 대하여 언급하였고, MRAM의 센싱 동작에 대해 focus를 맞추어 MRAM 센싱 회로의 대표적인 세 가지 구조에 대해 각 회로의 특징 및 장단점을 비교하였다. 이 과정에서 각각의 유형에 대해 센싱 이득(sensing margin), 동작 속도(Read Time Delay), 전력-시간 곱(Power-Delay Product) 및 소비 면적(Area Consumption)의 특징을 비교분석하였으며, 이 비교 분석결과를 바탕으로 가장 효율적이며 안정적인 구조를 밝혀내었다. 이 MRAM 센싱 회로를 이용하여 130nm에서 90nm를 거쳐 65nm로 반도체 공정이 줄어들면서 sensing margin의 감소와 sensing margin variation의 증가 현상을 확인하였다. 이런 현상은 공급 전압(VDD)과 회로에 적용되는 트랜지스터 크기가 작아짐에 따라 회로에 흐르는 전류가 줄어들고, 출력 저항이 작아지는 현상이 주된 원인임을 밝혀내었으며 65nm공정에서의 이런 현상을 개선하고자 HSPICE simulation을 이용해서 몇 개의 parameter를 변화시켜가며 이에 대한 해결책을 제시하였다. 우선 power gating 방식을 기반으로 하여 65nm공정의 소형화된 공정에서 공급 전압(VDD)을 증가시키며 동시에 증가된 공급전압에 대해 clamp 트랜지스터의 게이트 전압과 NMOS 크기를 최적화시킴으로서 MRAM 센싱 회로의 센싱 이득(sensing margin)을 -3σ부터 +3σ의 Vt variation 범위에 걸쳐 증가시킬 수 있었다. 따라서 process variation의 영향을 고려하여 공급 전압(VDD)의 증가와 함께 증가된 공급 전압에 회로내의 다른 조건들을 최적화시키는 방법과 power gating 방식을 취함으로써 소형화된 공정에서 sensing margin을 안정적으로 개선할 수 있었다. 또한 STT-MRAM 셀을 이용하여 쓰기 동작 회로까지 포함한 가장 단순화시킨 읽기/쓰기 회로를 구성하여 제안하였다. 이 회로의 경우 기존의 쓰기 동작 신호를 입력하면 선택되지 않은 셀에 잘못된 데이터가 써지는 현상이 발생하는 것을 시뮬레이션을 통해 밝혔으며, 이 현상을 방지하기 위해서 효율적인 입력 신호 제어의 방법을 제시하였다.
Magnetoresistive random access memory (MRAM) is a leading candidate for future memory applications because it may provide all of the advantages of current memory-types such as SRAM, DRAM, and Flash. Process technology has recently scaled down to the nanometer regime, which accordingly has resulted i...
Magnetoresistive random access memory (MRAM) is a leading candidate for future memory applications because it may provide all of the advantages of current memory-types such as SRAM, DRAM, and Flash. Process technology has recently scaled down to the nanometer regime, which accordingly has resulted in lowering supply voltage, increasing short channel effect, and rapidly increasing process variation. MRAM is also affected by technology scaling, which significantly reduces the sensing margin. This thesis is concerned with one of the key challenges, dealing with decreasing MRAM sensing margin. Though several types of MRAM sensing circuits were proposed, a comparative study of those circuits at an advanced technology node has not been performed. We compare and analyze the representative MRAM sensing circuits based on a 65nm logic technology. We then suggest the most effective MRAM sensing circuit among commonly representative cases after considering sensing margin, delay, power, and area. And several circuit design parameters, such as the supply voltage, transistor size and gate voltage of transistor in the sensing circuit, are evaluated to discover the root causes of the reduction in sensing margin with technology scaling. The lowered supply voltage and lowered output resistance of the transistor, which occurs with technology scaling, are verified as the root causes of this reduction. It is also shown that increased process variation due to technology scaling accelerates the problem. Finally, a high supply-voltage with power gating combined with optimized transistor size and gate voltage at the high-supply voltage is suggested as an effective design solution for reliably increasing the sensing margin in the presence of process variation. In the write operation, the effective array structure is proposed for smallest bit cell with STT-MRAM and is also proposed the input signal control to prevent the invalid write on unselected cell during write operation.
Magnetoresistive random access memory (MRAM) is a leading candidate for future memory applications because it may provide all of the advantages of current memory-types such as SRAM, DRAM, and Flash. Process technology has recently scaled down to the nanometer regime, which accordingly has resulted in lowering supply voltage, increasing short channel effect, and rapidly increasing process variation. MRAM is also affected by technology scaling, which significantly reduces the sensing margin. This thesis is concerned with one of the key challenges, dealing with decreasing MRAM sensing margin. Though several types of MRAM sensing circuits were proposed, a comparative study of those circuits at an advanced technology node has not been performed. We compare and analyze the representative MRAM sensing circuits based on a 65nm logic technology. We then suggest the most effective MRAM sensing circuit among commonly representative cases after considering sensing margin, delay, power, and area. And several circuit design parameters, such as the supply voltage, transistor size and gate voltage of transistor in the sensing circuit, are evaluated to discover the root causes of the reduction in sensing margin with technology scaling. The lowered supply voltage and lowered output resistance of the transistor, which occurs with technology scaling, are verified as the root causes of this reduction. It is also shown that increased process variation due to technology scaling accelerates the problem. Finally, a high supply-voltage with power gating combined with optimized transistor size and gate voltage at the high-supply voltage is suggested as an effective design solution for reliably increasing the sensing margin in the presence of process variation. In the write operation, the effective array structure is proposed for smallest bit cell with STT-MRAM and is also proposed the input signal control to prevent the invalid write on unselected cell during write operation.
주제어
#마그네틱 램 스핀 토크 트랜스퍼 램 공정 소형화 센싱 이득 공정 변화 자기 저항 비 MRAM STT-MRAM technology scaling sensing margin process variation mismatch MR ratio
학위논문 정보
저자
송지환
학위수여기관
Graduate School, Yonsei University
학위구분
국내석사
학과
Dept. of Electrical and Electronic Engineering
지도교수
Seong-Ook Jung
발행연도
2009
총페이지
v, 66장
키워드
마그네틱 램 스핀 토크 트랜스퍼 램 공정 소형화 센싱 이득 공정 변화 자기 저항 비 MRAM STT-MRAM technology scaling sensing margin process variation mismatch MR ratio
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