반도체 소자의 고집적화와 미세화 추세에 따라 소자의 안정적 동작을 위해 접촉저항을 최소화시키기 위한 실리사이드 물질의 채용이 일반화되고 있다. 실리사이드는 낮은 비저항과 낮은 일함수로 접촉저항을 줄이는데 효과적인 재료이다. 실리사이드는 실리콘과 천이금속이 정량적인 화학비로 결합한 중간 물질로서, 살리사이드 공정을 통해 대부분의 최소선폭 0.25 ㎛ 이하의 CMOS 공정에 채택되고 있다. 최근 65 ㎚ 이하인 나노급 MOSFET에서는 기존의 실리사이드 보다 더 얇은 50 ㎚ 정도 두께의 고온 안정성이 우수하고 균일한 나노급 실리사이드가 요구되고 있다.
본 연구에서는 기존의 단상 실리사이드 문제점을 극복하고 sub-65 ㎚급 ...
반도체 소자의 고집적화와 미세화 추세에 따라 소자의 안정적 동작을 위해 접촉저항을 최소화시키기 위한 실리사이드 물질의 채용이 일반화되고 있다. 실리사이드는 낮은 비저항과 낮은 일함수로 접촉저항을 줄이는데 효과적인 재료이다. 실리사이드는 실리콘과 천이금속이 정량적인 화학비로 결합한 중간 물질로서, 살리사이드 공정을 통해 대부분의 최소선폭 0.25 ㎛ 이하의 CMOS 공정에 채택되고 있다. 최근 65 ㎚ 이하인 나노급 MOSFET에서는 기존의 실리사이드 보다 더 얇은 50 ㎚ 정도 두께의 고온 안정성이 우수하고 균일한 나노급 실리사이드가 요구되고 있다.
본 연구에서는 기존의 단상 실리사이드 문제점을 극복하고 sub-65 ㎚급 CMOS device 공정에 필요한 단위 공정개발을 위하여 나노급 두께 니켈실리사이드에 백금족 원소를 삽입시킨 박막으로부터 제조된 실리사이드를 제안하여 첨가 원소 및 실리사이드 온도에 따른 실리사이드의 물성을 평가하였다.
Pt를 첨가한 경우, 기판의 종류에 관계없이 기존의 니켈실리사이드 공정에 의한 NiSi와 비교하여 700℃ 이상의 NiSi 안정화 구역을 넓히는 효과는 없었고 면저항이 커지는 문제점이 있었다.
Ir을 첨가한 경우, 단결정 기판에서는 1200℃까지 안정하게 온도구간을 넓힌 두께 20 ㎚의 평탄하면서도 균일한 저저항 니켈실리사이드를 제조할 수 있었고, 70 ㎚ 폴리실리콘에서는 800℃까지 안정화 온도 구간을 넓힌 65 ㎚ 두께의 매우 균일한 계면과 표면을 가진 Ni(Ir)Si 실리사이드 층과 잔류 실리콘 층의 혼합층이 형성되었다. 추가 열처리 후 단결정 기판 위에 형성된 실리사이드는 표면 응집현상으로 Ir이 NiSi2로의 상변태를 지연시켜 1200℃까지 안정하였으나 두께가 2배 증가하였고, 70 ㎚ 폴리실리콘에서는 전체 두께는 큰 변화가 없었으나 혼합현상이 심해져서 700℃ 이후 급격한 고저항을 보였다.
Ru을 첨가한 경우, 단결정과 30 ㎚ 폴리실리콘 기판 위에 형성된 실리사이드는 Ru이 Ni2Si 및 NiSi2로의 상변태를 지연시켜 각각 1100℃, 1000℃까지 안정하였다. 또한 단결정 기판에서는 우선 성장에 의한 NiSi 우선 성장상과 30 ㎚ 폴리실리콘 기판에서는 NiSi 결정립 응집으로 인해 미로처럼 연결된 실리사이드 미세구조가 형성되었다. 70 ㎚ 폴리실리콘 기판에서는 혼합 현상으로 인해 700℃ 이후 고저항을 보였다.
따라서, 기존의 단일 금속 원자와 반응시켜 얻는 단상 실리사이드 공정 대신에 (Ir, Ru) 장점을 이용한 (Ir, Ru) 첨가 니켈실리사이드는 특정 원자에 의해 형성되는 실리사이드의 한계를 극복함으로써, 차세대 65 ㎚급 CMOS 공정의 요구조건에 적합한 물성을 가짐을 확인하였다.
본 연구에서는 기존의 단상 실리사이드 문제점을 극복하고 sub-65 ㎚급 CMOS device 공정에 필요한 단위 공정개발을 위하여 나노급 두께 니켈실리사이드에 백금족 원소를 삽입시킨 박막으로부터 제조된 실리사이드를 제안하여 첨가 원소 및 실리사이드 온도에 따른 실리사이드의 물성을 평가하였다.
Pt를 첨가한 경우, 기판의 종류에 관계없이 기존의 니켈실리사이드 공정에 의한 NiSi와 비교하여 700℃ 이상의 NiSi 안정화 구역을 넓히는 효과는 없었고 면저항이 커지는 문제점이 있었다.
Ir을 첨가한 경우, 단결정 기판에서는 1200℃까지 안정하게 온도구간을 넓힌 두께 20 ㎚의 평탄하면서도 균일한 저저항 니켈실리사이드를 제조할 수 있었고, 70 ㎚ 폴리실리콘에서는 800℃까지 안정화 온도 구간을 넓힌 65 ㎚ 두께의 매우 균일한 계면과 표면을 가진 Ni(Ir)Si 실리사이드 층과 잔류 실리콘 층의 혼합층이 형성되었다. 추가 열처리 후 단결정 기판 위에 형성된 실리사이드는 표면 응집현상으로 Ir이 NiSi2로의 상변태를 지연시켜 1200℃까지 안정하였으나 두께가 2배 증가하였고, 70 ㎚ 폴리실리콘에서는 전체 두께는 큰 변화가 없었으나 혼합현상이 심해져서 700℃ 이후 급격한 고저항을 보였다.
Ru을 첨가한 경우, 단결정과 30 ㎚ 폴리실리콘 기판 위에 형성된 실리사이드는 Ru이 Ni2Si 및 NiSi2로의 상변태를 지연시켜 각각 1100℃, 1000℃까지 안정하였다. 또한 단결정 기판에서는 우선 성장에 의한 NiSi 우선 성장상과 30 ㎚ 폴리실리콘 기판에서는 NiSi 결정립 응집으로 인해 미로처럼 연결된 실리사이드 미세구조가 형성되었다. 70 ㎚ 폴리실리콘 기판에서는 혼합 현상으로 인해 700℃ 이후 고저항을 보였다.따라서, 기존의 단일 금속 원자와 반응시켜 얻는 단상 실리사이드 공정 대신에 (Ir, Ru) 장점을 이용한 (Ir, Ru) 첨가 니켈실리사이드는 특정 원자에 의해 형성되는 실리사이드의 한계를 극복함으로써, 차세대 65 ㎚급 CMOS 공정의 요구조건에 적합한 물성을 가짐을 확인하였다.
반도체 소자의 고집적화와 미세화 추세에 따라 소자의 안정적 동작을 위해 접촉저항을 최소화시키기 위한 실리사이드 물질의 채용이 일반화되고 있다. 실리사이드는 낮은 비저항과 낮은 일함수로 접촉저항을 줄이는데 효과적인 재료이다. 실리사이드는 실리콘과 천이금속이 정량적인 화학비로 결합한 중간 물질로서, 살리사이드 공정을 통해 대부분의 최소선폭 0.25 ㎛ 이하의 CMOS 공정에 채택되고 있다. 최근 65 ㎚ 이하인 나노급 MOSFET에서는 기존의 실리사이드 보다 더 얇은 50 ㎚ 정도 두께의 고온 안정성이 우수하고 균일한 나노급 실리사이드가 요구되고 있다.
본 연구에서는 기존의 단상 실리사이드 문제점을 극복하고 sub-65 ㎚급 CMOS device 공정에 필요한 단위 공정개발을 위하여 나노급 두께 니켈실리사이드에 백금족 원소를 삽입시킨 박막으로부터 제조된 실리사이드를 제안하여 첨가 원소 및 실리사이드 온도에 따른 실리사이드의 물성을 평가하였다.
Pt를 첨가한 경우, 기판의 종류에 관계없이 기존의 니켈실리사이드 공정에 의한 NiSi와 비교하여 700℃ 이상의 NiSi 안정화 구역을 넓히는 효과는 없었고 면저항이 커지는 문제점이 있었다.
Ir을 첨가한 경우, 단결정 기판에서는 1200℃까지 안정하게 온도구간을 넓힌 두께 20 ㎚의 평탄하면서도 균일한 저저항 니켈실리사이드를 제조할 수 있었고, 70 ㎚ 폴리실리콘에서는 800℃까지 안정화 온도 구간을 넓힌 65 ㎚ 두께의 매우 균일한 계면과 표면을 가진 Ni(Ir)Si 실리사이드 층과 잔류 실리콘 층의 혼합층이 형성되었다. 추가 열처리 후 단결정 기판 위에 형성된 실리사이드는 표면 응집현상으로 Ir이 NiSi2로의 상변태를 지연시켜 1200℃까지 안정하였으나 두께가 2배 증가하였고, 70 ㎚ 폴리실리콘에서는 전체 두께는 큰 변화가 없었으나 혼합현상이 심해져서 700℃ 이후 급격한 고저항을 보였다.
Ru을 첨가한 경우, 단결정과 30 ㎚ 폴리실리콘 기판 위에 형성된 실리사이드는 Ru이 Ni2Si 및 NiSi2로의 상변태를 지연시켜 각각 1100℃, 1000℃까지 안정하였다. 또한 단결정 기판에서는 우선 성장에 의한 NiSi 우선 성장상과 30 ㎚ 폴리실리콘 기판에서는 NiSi 결정립 응집으로 인해 미로처럼 연결된 실리사이드 미세구조가 형성되었다. 70 ㎚ 폴리실리콘 기판에서는 혼합 현상으로 인해 700℃ 이후 고저항을 보였다.
따라서, 기존의 단일 금속 원자와 반응시켜 얻는 단상 실리사이드 공정 대신에 (Ir, Ru) 장점을 이용한 (Ir, Ru) 첨가 니켈실리사이드는 특정 원자에 의해 형성되는 실리사이드의 한계를 극복함으로써, 차세대 65 ㎚급 CMOS 공정의 요구조건에 적합한 물성을 가짐을 확인하였다.
본 연구에서는 기존의 단상 실리사이드 문제점을 극복하고 sub-65 ㎚급 CMOS device 공정에 필요한 단위 공정개발을 위하여 나노급 두께 니켈실리사이드에 백금족 원소를 삽입시킨 박막으로부터 제조된 실리사이드를 제안하여 첨가 원소 및 실리사이드 온도에 따른 실리사이드의 물성을 평가하였다.
Pt를 첨가한 경우, 기판의 종류에 관계없이 기존의 니켈실리사이드 공정에 의한 NiSi와 비교하여 700℃ 이상의 NiSi 안정화 구역을 넓히는 효과는 없었고 면저항이 커지는 문제점이 있었다.
Ir을 첨가한 경우, 단결정 기판에서는 1200℃까지 안정하게 온도구간을 넓힌 두께 20 ㎚의 평탄하면서도 균일한 저저항 니켈실리사이드를 제조할 수 있었고, 70 ㎚ 폴리실리콘에서는 800℃까지 안정화 온도 구간을 넓힌 65 ㎚ 두께의 매우 균일한 계면과 표면을 가진 Ni(Ir)Si 실리사이드 층과 잔류 실리콘 층의 혼합층이 형성되었다. 추가 열처리 후 단결정 기판 위에 형성된 실리사이드는 표면 응집현상으로 Ir이 NiSi2로의 상변태를 지연시켜 1200℃까지 안정하였으나 두께가 2배 증가하였고, 70 ㎚ 폴리실리콘에서는 전체 두께는 큰 변화가 없었으나 혼합현상이 심해져서 700℃ 이후 급격한 고저항을 보였다.
Ru을 첨가한 경우, 단결정과 30 ㎚ 폴리실리콘 기판 위에 형성된 실리사이드는 Ru이 Ni2Si 및 NiSi2로의 상변태를 지연시켜 각각 1100℃, 1000℃까지 안정하였다. 또한 단결정 기판에서는 우선 성장에 의한 NiSi 우선 성장상과 30 ㎚ 폴리실리콘 기판에서는 NiSi 결정립 응집으로 인해 미로처럼 연결된 실리사이드 미세구조가 형성되었다. 70 ㎚ 폴리실리콘 기판에서는 혼합 현상으로 인해 700℃ 이후 고저항을 보였다.따라서, 기존의 단일 금속 원자와 반응시켜 얻는 단상 실리사이드 공정 대신에 (Ir, Ru) 장점을 이용한 (Ir, Ru) 첨가 니켈실리사이드는 특정 원자에 의해 형성되는 실리사이드의 한계를 극복함으로써, 차세대 65 ㎚급 CMOS 공정의 요구조건에 적합한 물성을 가짐을 확인하였다.
In accordance with large-scale integration and miniaturization of semiconductor devices, silicides are generally used to minimize the contact resistance and enhance the speed of device. Silicide is an effective material for reducing the contact resistance with a lower resistivity and work function. ...
In accordance with large-scale integration and miniaturization of semiconductor devices, silicides are generally used to minimize the contact resistance and enhance the speed of device. Silicide is an effective material for reducing the contact resistance with a lower resistivity and work function. Silicide is an intemetallic compound that is formed between silicon and a transition metal at a stolctuometric composition, and is generally used in the CMOS process within a minimum line width of < 0.25 ㎛ through the salicide process. Recently, there has been increasing demand for nano-thick siticide 700'C .
As for Ru-inserted nicffet silicide, the silicide, which termed on single crystal silicon and 30 nm polysilicon substrate, could defer the transformation of Nifsi and Nisi2, and was stahle at temperatLlres up to 1100'c and 1000'C, respectively. Regarding microstructure, the nano-size NiSi preferred phase was observed on singte crystal silicon substrate, and agglomerate phase was shown on 30 m polysilicon substrate, respectively. The silicide, formed on 70 rut polysilicon substrate, shewed high resistance at temperatures ) 700'c caused by mixed microstructure.
Therefore, instead of a single-phase silicide, our newly proposed (Ir, Ru)-inserted silicldes using the advantages of (Ir, Ru) overcome the limits of the conventional silicides and thus may be suitable for the next-generation 65 nm CMOS devices.
In accordance with large-scale integration and miniaturization of semiconductor devices, silicides are generally used to minimize the contact resistance and enhance the speed of device. Silicide is an effective material for reducing the contact resistance with a lower resistivity and work function. Silicide is an intemetallic compound that is formed between silicon and a transition metal at a stolctuometric composition, and is generally used in the CMOS process within a minimum line width of < 0.25 ㎛ through the salicide process. Recently, there has been increasing demand for nano-thick siticide 700'C .
As for Ru-inserted nicffet silicide, the silicide, which termed on single crystal silicon and 30 nm polysilicon substrate, could defer the transformation of Nifsi and Nisi2, and was stahle at temperatLlres up to 1100'c and 1000'C, respectively. Regarding microstructure, the nano-size NiSi preferred phase was observed on singte crystal silicon substrate, and agglomerate phase was shown on 30 m polysilicon substrate, respectively. The silicide, formed on 70 rut polysilicon substrate, shewed high resistance at temperatures ) 700'c caused by mixed microstructure.
Therefore, instead of a single-phase silicide, our newly proposed (Ir, Ru)-inserted silicldes using the advantages of (Ir, Ru) overcome the limits of the conventional silicides and thus may be suitable for the next-generation 65 nm CMOS devices.
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