현재 차세대 반도체 재료로써 광대역 에너지 금지대를(Wide-Bandgap) 갖는 탄화규소(SiC), 질화갈륨(GaN), 질화알루미늄(AIN), 산화아연(ZnO) 등의 재료가 주목 받고 있다. 그러나 이들 반도체 재료 중 현재 단결정(Ingot) 성장 기술이 확보되어 기판으로서 생산이 가능한 것은 탄화규소가 가장 크며 직경 4인치, Zero micro-pipe의 탄화규소 단결정 제조의 결과를 보고하였다. 탄화규소(SiC)는 높은 포화 전자 ...
현재 차세대 반도체 재료로써 광대역 에너지 금지대를(Wide-Bandgap) 갖는 탄화규소(SiC), 질화갈륨(GaN), 질화알루미늄(AIN), 산화아연(ZnO) 등의 재료가 주목 받고 있다. 그러나 이들 반도체 재료 중 현재 단결정(Ingot) 성장 기술이 확보되어 기판으로서 생산이 가능한 것은 탄화규소가 가장 크며 직경 4인치, Zero micro-pipe의 탄화규소 단결정 제조의 결과를 보고하였다. 탄화규소(SiC)는 높은 포화 전자 드리프트 속력(~2.7×10? cm/s)과 높은 전자기 파괴강도(~3MV/cm) 그리고 높은 열전도율(~5.0 W/cm)의 우수한 재료물성을 가지며 detector, power device, LED, LD, transistor, switch device 등으로 응용이 가능하다. 하지만 반도체 소자들이 마이크로화 되고 공정 단계의 수가 증가함에 따라, 단결정 wafer의 평면가공은 소자구현에있어 중요한 핵심이 되고 있다. 웨이퍼의 제조부터 소자, 칩 제조에 이르기 까지 웨이퍼 표면을 초정밀 경면 가공하는 CMP 기술이 필요불가결하며, 이러한 목적을 달성하기위해서는 반도체의 평탄화를 위한 CMP장치 설계기술 및 관련 가공기술에 관한 연구가 지속적으로 이루어져야한다. 본 연구에서는 2인치 6H-SiC Si-face (0001)면 단결정 wafer의 웨이퍼링(Wafering) 공정의 최적화, CMP슬러리의 최적화 그리고 wafer의 기계적 연마가 CMP에 미치는 영향성을 관찰하여 최적의 CMP 조건을 확립하는데 목적을 두고 있다. Physical Vapor Transport(PVT)법을 사용하여 자체 성장한 6H-SiC 단결정 잉곳으로부터 External grinding, Edge grinding, Multi-wire sawing, Double side lapping 그리고 Mechanical polishing의 웨이퍼링 공정을 진행하여 2inch SiC 단결정 wafer를 제작하였다. wafer의 평탄도(Flatness) 값을 최소화하며 가공 공정 중 wafer에 생기는 damaged layer 층을 최소화하기 위한 Mechanical Polishing 공정을 확립하였다. 10×10mm²의 SiC wafer를 이용하여 CMP 슬러리의 최적화 조건을 확립 하였다. CMP 공정 조건 pad, platen 속도, 압력 등 기계적 요소는 동일 시 하였으며 CMP slurry의 산화제(NaOCL, H₂O₂)는 10vol%의 비율로 KOH based colloidal silica(120nm) slurry(25nm)를 적용하였을 때 0.3mg/hr의 MRR 값을 얻었다. OM, FE-SEM, AFM을 이용하여 CMP 공정 후 표면의 scratch 및 damaged layer가 제거됨을 관찰할 수 있었다. 또한 Mechanical Polishing 후 wafer가 가지는 평탄도 값(Bow, Sori)이 2인치 6H-SiC 단결정 CMP 공정에 미치는 영향에 대하여 조사하였다. KOH based colloidal silica(120nm)에 H₂O₂ 산화제의 혼합액과 Diamond slurry(25nm)의 적용한 slurry를 CMP slurry로 사용하였으며, MP을 마친 wafer의 평탄도 Bow, Sori 값이 1)70㎛, 2) 20㎛, 3) 10㎛인 3개의 2인치 SiC 단결정 wafer를 사용하였다. MRR은 무게변화를 측정하여 두께로 환산하였다. OM, FE-SEM, AFM을 이용하여 CMP 공정 후 2인치 wafer의 Center 영역과 Edge 영역에 대한 표면형상을 관찰하였다. Bow, Sori 값이 70㎛인 2인치 wafer의 경우 wafer 전체에서 damaged layer가 관찰되었다. 20㎛의 Bow, Sori 값을 가지는 wafer의 경우 Edge 영역은 damaged layer가 Diamond slurry(25nm)에 의해 완전히 제거되었으나 Center 영역의 경우 damaged layer가 여전히 존재하였다. Wafer의 Bow, Sori 값이 10㎛인 wafer의 경우 wafer의 전체영역에서 damaged layer가 완전히 제거됨을 확인할 수 있었다. CMP 공정 후 잔존하는 damaged layer를 관찰하기위해 Molten KOH에 490℃에서 3분 동안 etching을 통하여 실시하여 OM으로 표면을 관찰하였다. CMP공정 후 wafer의 평탄도 값이 큰 wafer의 경우 damaged layer가 표면 etching을 통해 확연히 드러남을 관찰할 수 있었으나, 평탄도 값이 10㎛인 wafer의 CMP의 경우 wafer의 평탄도가 크면 wafer와 CMP pad 간에 갭(gap)이 발생하며, 미세한 Diamond slurry(25nm)가 연마제로써의 역할을 하지 못하는 것으로 판단된다. 결론적으로 CMP 표면연마에 사용되는 slurry 조건에서 Diamond slurry(25nm)와 산화제(H₂O₂)의 적용으로 기계적 연마 효율과 표면의 화학적 반응을 증가시킴으로 SiC wafer의 CMP slurry 조건을 확립하였다. 또한 2인치 SiC단결정 wafer Si-face(0001)의 표면 CMP 시 MP 후 wafer의 평탄도 값의 영향성을 관찰하였고, wafer의 평탄도 Bow, Sori 값이 10㎛일 때 2인치 영역에서 damaged layer를 완전히 제거하였고 1A이하의 표면 거칠기를 얻을 수 있었다.
현재 차세대 반도체 재료로써 광대역 에너지 금지대를(Wide-Bandgap) 갖는 탄화규소(SiC), 질화갈륨(GaN), 질화알루미늄(AIN), 산화아연(ZnO) 등의 재료가 주목 받고 있다. 그러나 이들 반도체 재료 중 현재 단결정(Ingot) 성장 기술이 확보되어 기판으로서 생산이 가능한 것은 탄화규소가 가장 크며 직경 4인치, Zero micro-pipe의 탄화규소 단결정 제조의 결과를 보고하였다. 탄화규소(SiC)는 높은 포화 전자 드리프트 속력(~2.7×10? cm/s)과 높은 전자기 파괴강도(~3MV/cm) 그리고 높은 열전도율(~5.0 W/cm)의 우수한 재료물성을 가지며 detector, power device, LED, LD, transistor, switch device 등으로 응용이 가능하다. 하지만 반도체 소자들이 마이크로화 되고 공정 단계의 수가 증가함에 따라, 단결정 wafer의 평면가공은 소자구현에있어 중요한 핵심이 되고 있다. 웨이퍼의 제조부터 소자, 칩 제조에 이르기 까지 웨이퍼 표면을 초정밀 경면 가공하는 CMP 기술이 필요불가결하며, 이러한 목적을 달성하기위해서는 반도체의 평탄화를 위한 CMP장치 설계기술 및 관련 가공기술에 관한 연구가 지속적으로 이루어져야한다. 본 연구에서는 2인치 6H-SiC Si-face (0001)면 단결정 wafer의 웨이퍼링(Wafering) 공정의 최적화, CMP슬러리의 최적화 그리고 wafer의 기계적 연마가 CMP에 미치는 영향성을 관찰하여 최적의 CMP 조건을 확립하는데 목적을 두고 있다. Physical Vapor Transport(PVT)법을 사용하여 자체 성장한 6H-SiC 단결정 잉곳으로부터 External grinding, Edge grinding, Multi-wire sawing, Double side lapping 그리고 Mechanical polishing의 웨이퍼링 공정을 진행하여 2inch SiC 단결정 wafer를 제작하였다. wafer의 평탄도(Flatness) 값을 최소화하며 가공 공정 중 wafer에 생기는 damaged layer 층을 최소화하기 위한 Mechanical Polishing 공정을 확립하였다. 10×10mm²의 SiC wafer를 이용하여 CMP 슬러리의 최적화 조건을 확립 하였다. CMP 공정 조건 pad, platen 속도, 압력 등 기계적 요소는 동일 시 하였으며 CMP slurry의 산화제(NaOCL, H₂O₂)는 10vol%의 비율로 KOH based colloidal silica(120nm) slurry(25nm)를 적용하였을 때 0.3mg/hr의 MRR 값을 얻었다. OM, FE-SEM, AFM을 이용하여 CMP 공정 후 표면의 scratch 및 damaged layer가 제거됨을 관찰할 수 있었다. 또한 Mechanical Polishing 후 wafer가 가지는 평탄도 값(Bow, Sori)이 2인치 6H-SiC 단결정 CMP 공정에 미치는 영향에 대하여 조사하였다. KOH based colloidal silica(120nm)에 H₂O₂ 산화제의 혼합액과 Diamond slurry(25nm)의 적용한 slurry를 CMP slurry로 사용하였으며, MP을 마친 wafer의 평탄도 Bow, Sori 값이 1)70㎛, 2) 20㎛, 3) 10㎛인 3개의 2인치 SiC 단결정 wafer를 사용하였다. MRR은 무게변화를 측정하여 두께로 환산하였다. OM, FE-SEM, AFM을 이용하여 CMP 공정 후 2인치 wafer의 Center 영역과 Edge 영역에 대한 표면형상을 관찰하였다. Bow, Sori 값이 70㎛인 2인치 wafer의 경우 wafer 전체에서 damaged layer가 관찰되었다. 20㎛의 Bow, Sori 값을 가지는 wafer의 경우 Edge 영역은 damaged layer가 Diamond slurry(25nm)에 의해 완전히 제거되었으나 Center 영역의 경우 damaged layer가 여전히 존재하였다. Wafer의 Bow, Sori 값이 10㎛인 wafer의 경우 wafer의 전체영역에서 damaged layer가 완전히 제거됨을 확인할 수 있었다. CMP 공정 후 잔존하는 damaged layer를 관찰하기위해 Molten KOH에 490℃에서 3분 동안 etching을 통하여 실시하여 OM으로 표면을 관찰하였다. CMP공정 후 wafer의 평탄도 값이 큰 wafer의 경우 damaged layer가 표면 etching을 통해 확연히 드러남을 관찰할 수 있었으나, 평탄도 값이 10㎛인 wafer의 CMP의 경우 wafer의 평탄도가 크면 wafer와 CMP pad 간에 갭(gap)이 발생하며, 미세한 Diamond slurry(25nm)가 연마제로써의 역할을 하지 못하는 것으로 판단된다. 결론적으로 CMP 표면연마에 사용되는 slurry 조건에서 Diamond slurry(25nm)와 산화제(H₂O₂)의 적용으로 기계적 연마 효율과 표면의 화학적 반응을 증가시킴으로 SiC wafer의 CMP slurry 조건을 확립하였다. 또한 2인치 SiC단결정 wafer Si-face(0001)의 표면 CMP 시 MP 후 wafer의 평탄도 값의 영향성을 관찰하였고, wafer의 평탄도 Bow, Sori 값이 10㎛일 때 2인치 영역에서 damaged layer를 완전히 제거하였고 1A이하의 표면 거칠기를 얻을 수 있었다.
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