본 논문에서는 ODC 연산조건을 이용한 클럭 게이팅 방식의 저전력 설계방법을 RISC 프로세서에 적용하여 프로세서의 저전력 설계를 구현하였다. 최근 이동 통신 시스템에 사용되는 부품의 저전력 설계에 대한 중요성이 증가하고 있고, 동기식 시스템이 소비하는 동적 전력의 대부분을 차지하는 클럭 분배 네트워크에 대한 연구가 집중되고 있다. 현재까지 가장 효과적으로 사용되는 저전력 설계 방법으로 레지스터 전송 수준의 클럭 게이팅을 이용한 설계를 채택하고 있으나, 대규모 ...
본 논문에서는 ODC 연산조건을 이용한 클럭 게이팅 방식의 저전력 설계방법을 RISC 프로세서에 적용하여 프로세서의 저전력 설계를 구현하였다. 최근 이동 통신 시스템에 사용되는 부품의 저전력 설계에 대한 중요성이 증가하고 있고, 동기식 시스템이 소비하는 동적 전력의 대부분을 차지하는 클럭 분배 네트워크에 대한 연구가 집중되고 있다. 현재까지 가장 효과적으로 사용되는 저전력 설계 방법으로 레지스터 전송 수준의 클럭 게이팅을 이용한 설계를 채택하고 있으나, 대규모 집적 회로에 클럭 게이팅 적용으로 인해 회로의 복잡도가 증가하고, 배전의 오버헤드가 발생하는 한계를 갖게 되었다. 본 논문에서는 논리 합성 개념인 무관조건의 입출력 ODC조건을 찾아 클럭 게이팅 로직을 삽입하고 불필요한 게이팅 로직의 추가를 줄여 회로의 복잡도와 배선의 오버헤드를 줄이면서 동적 소비전력을 감소시키는 저전력 설계 방법을 제안한다. 제안하는 저전력 설계방법의 타당성을 검증을 하기 위해, 명령어와 메모리 인터페이스가 분리된 하버드 구조와 5단 파이프라인 구조를 갖고, 메모리 관리 장치 및 기본적인 DSP를 지원하는 32비트 RISC 프로세서에 적용하였다. ODC 연산을 적용한 모듈은 선택신호에 의해 레지스터의 데이터, 포워딩 된 데이터를 선택하여 오퍼랜드를 출력하는 멀티플렉서이다. 멀티플렉서의 출력과 입력에 ODC 연산을 적용하여 레지스터 데이터를 제어하는 선택신호의 무관조건을 추출한 결과를 이용해 레지스터 파일을 제어하는 클럭 게이팅 로직을 삽입하여 저전력 RISC 프로세서를 설계하였다. 최종적으로 ODC를 적용한 프로세서의 소비전력과 면적을 비교하기 위해 삼성 0.18㎛ 라이브러리를 이용하여 Synopsys사의 Design Compiler와 Power Compiler를 이용하여 로직 합성을 수행하고 동적 전력을 측정한 결과, 제안하는 저전력 설계기법을 사용할 경우 동적 소비전력이 약 13.9%이상 감소시킬 수 있었고, 제안한 ODC 연산 조건을 이용한 클럭 게이팅 설계기법의 효율성을 입증하였다.
본 논문에서는 ODC 연산조건을 이용한 클럭 게이팅 방식의 저전력 설계방법을 RISC 프로세서에 적용하여 프로세서의 저전력 설계를 구현하였다. 최근 이동 통신 시스템에 사용되는 부품의 저전력 설계에 대한 중요성이 증가하고 있고, 동기식 시스템이 소비하는 동적 전력의 대부분을 차지하는 클럭 분배 네트워크에 대한 연구가 집중되고 있다. 현재까지 가장 효과적으로 사용되는 저전력 설계 방법으로 레지스터 전송 수준의 클럭 게이팅을 이용한 설계를 채택하고 있으나, 대규모 집적 회로에 클럭 게이팅 적용으로 인해 회로의 복잡도가 증가하고, 배전의 오버헤드가 발생하는 한계를 갖게 되었다. 본 논문에서는 논리 합성 개념인 무관조건의 입출력 ODC조건을 찾아 클럭 게이팅 로직을 삽입하고 불필요한 게이팅 로직의 추가를 줄여 회로의 복잡도와 배선의 오버헤드를 줄이면서 동적 소비전력을 감소시키는 저전력 설계 방법을 제안한다. 제안하는 저전력 설계방법의 타당성을 검증을 하기 위해, 명령어와 메모리 인터페이스가 분리된 하버드 구조와 5단 파이프라인 구조를 갖고, 메모리 관리 장치 및 기본적인 DSP를 지원하는 32비트 RISC 프로세서에 적용하였다. ODC 연산을 적용한 모듈은 선택신호에 의해 레지스터의 데이터, 포워딩 된 데이터를 선택하여 오퍼랜드를 출력하는 멀티플렉서이다. 멀티플렉서의 출력과 입력에 ODC 연산을 적용하여 레지스터 데이터를 제어하는 선택신호의 무관조건을 추출한 결과를 이용해 레지스터 파일을 제어하는 클럭 게이팅 로직을 삽입하여 저전력 RISC 프로세서를 설계하였다. 최종적으로 ODC를 적용한 프로세서의 소비전력과 면적을 비교하기 위해 삼성 0.18㎛ 라이브러리를 이용하여 Synopsys사의 Design Compiler와 Power Compiler를 이용하여 로직 합성을 수행하고 동적 전력을 측정한 결과, 제안하는 저전력 설계기법을 사용할 경우 동적 소비전력이 약 13.9%이상 감소시킬 수 있었고, 제안한 ODC 연산 조건을 이용한 클럭 게이팅 설계기법의 효율성을 입증하였다.
This thesis describes Low Power RISC Processor design applying the clock gating in the ODC(Observability Don't care) operating condition, which is Low Power design methodology, to a RISC Processor. Recently, the importance of the design of portable communication systems is increasing and the researc...
This thesis describes Low Power RISC Processor design applying the clock gating in the ODC(Observability Don't care) operating condition, which is Low Power design methodology, to a RISC Processor. Recently, the importance of the design of portable communication systems is increasing and the research to clock distribution network, which consumes most of the dynamic power in synchronous system, is centered on the problem. The most widely used design methodology so far is adopting the RTL level clock gating. But because of the increasement of clock frequencies and scales due to the development of the recent semiconductor processing, the complexity of the circuit, which applies the clock gating, has increased and the routing overhead has occurred. Since the low power design methodology presented in this thesis inserts clock gating logic into the place where the don't care condition occurs, the unnecessary gating logic, the complexity of the routing and overhead as well as the dynamic power consumption can be decreased. For appropriateness 'verification, the technique is applied to a 32-bit RISC Processor which supports Harvard architecture with separated instruction and memory interface, five stage pipeline, Memory Management Unit and basic DSP. The logic applying clock gating is a multiplexer that selects input register data and forwards data to output operand. The clock gating logic, which controls the input, is inserted to design Low Power RISC processor on the basis of the result of applying the ODC operating condition to the input and output. Finally, in order to compare the power consumption and area of the processor which applies ODC, logic synthesis is performed with Samsung library through Design Compiler and Power Compiler of Synopsys company. As a result of calculation of dynamic power, it is reduced by 13.9% comparing to the non-used case and the efficiency of the clock gating methodology based on supported ODC operating condition is verified.
This thesis describes Low Power RISC Processor design applying the clock gating in the ODC(Observability Don't care) operating condition, which is Low Power design methodology, to a RISC Processor. Recently, the importance of the design of portable communication systems is increasing and the research to clock distribution network, which consumes most of the dynamic power in synchronous system, is centered on the problem. The most widely used design methodology so far is adopting the RTL level clock gating. But because of the increasement of clock frequencies and scales due to the development of the recent semiconductor processing, the complexity of the circuit, which applies the clock gating, has increased and the routing overhead has occurred. Since the low power design methodology presented in this thesis inserts clock gating logic into the place where the don't care condition occurs, the unnecessary gating logic, the complexity of the routing and overhead as well as the dynamic power consumption can be decreased. For appropriateness 'verification, the technique is applied to a 32-bit RISC Processor which supports Harvard architecture with separated instruction and memory interface, five stage pipeline, Memory Management Unit and basic DSP. The logic applying clock gating is a multiplexer that selects input register data and forwards data to output operand. The clock gating logic, which controls the input, is inserted to design Low Power RISC processor on the basis of the result of applying the ODC operating condition to the input and output. Finally, in order to compare the power consumption and area of the processor which applies ODC, logic synthesis is performed with Samsung library through Design Compiler and Power Compiler of Synopsys company. As a result of calculation of dynamic power, it is reduced by 13.9% comparing to the non-used case and the efficiency of the clock gating methodology based on supported ODC operating condition is verified.
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