본 논문에서는 UWB의 C-band 응용을 위한 CMOSPLL 및 고주파 PLL 프리스케일러를 위한 24-GHz 주파수 분주기의 설계에 관한 연구를 작성하였다. PLL은 QVCO, 주파수 분주기, PFD, ...
본 논문에서는 UWB의 C-band 응용을 위한 CMOSPLL 및 고주파 PLL 프리스케일러를 위한 24-GHz 주파수 분주기의 설계에 관한 연구를 작성하였다. PLL은 QVCO, 주파수 분주기, PFD, CP, LF로 구성되어 있고 Towerjazz사의 0.18um RFCMOS 공정 라이브러리를 이용하여 설계 및 시뮬레이션 하였다. 또한 24 GHz 주파수 분주기는 IBM사의 90nm RFCMOS 공정 라이브러리를 사용하여 설계하였다. QVCO는 MOS varactor와 Spiral inductor, 및 CMOS core와 Buffer amp를 포함하고 parallel-coupled 방식을 사용하여 쿼드러쳐 파형을 생성한다. QVCO를 설계한 후 제작을 하여 측정한 결과 6.4-7.2 GHz의 출력전압 범위와 1MHz offset 주파수에서 -96dBc/Hz의 위상잡음을 가졌다. 주파수 분주기는 static형태로써 CMOS CML 구조를 이용하여 설계하였으며, 넓은 locking range를 가지는 CML 구조의 장점과 작은 입력 전압 스윙만으로 출력신호를 내보내는 ILFD구조 분주기의 장점을 가지도록 설계되었다. PLL의 설계결과, 2us의 lock time을 가졌으며 lock time 후 출력 주파수는 6.78GHz의 쿼드러쳐 파형을 내보냄을 확인하였다. 6.78GHz의 128분주된 53MHz가 주파수분주기의 최종 출력파형이며 기준주파수 53MHz와 함께 PFD에 입력으로 들어간다. PLL의 전체 VDD는 1.8V이며 전류소모는 3.8mA이다.
본 논문에서는 UWB의 C-band 응용을 위한 CMOS PLL 및 고주파 PLL 프리스케일러를 위한 24-GHz 주파수 분주기의 설계에 관한 연구를 작성하였다. PLL은 QVCO, 주파수 분주기, PFD, CP, LF로 구성되어 있고 Towerjazz사의 0.18um RFCMOS 공정 라이브러리를 이용하여 설계 및 시뮬레이션 하였다. 또한 24 GHz 주파수 분주기는 IBM사의 90nm RFCMOS 공정 라이브러리를 사용하여 설계하였다. QVCO는 MOS varactor와 Spiral inductor, 및 CMOS core와 Buffer amp를 포함하고 parallel-coupled 방식을 사용하여 쿼드러쳐 파형을 생성한다. QVCO를 설계한 후 제작을 하여 측정한 결과 6.4-7.2 GHz의 출력전압 범위와 1MHz offset 주파수에서 -96dBc/Hz의 위상잡음을 가졌다. 주파수 분주기는 static형태로써 CMOS CML 구조를 이용하여 설계하였으며, 넓은 locking range를 가지는 CML 구조의 장점과 작은 입력 전압 스윙만으로 출력신호를 내보내는 ILFD구조 분주기의 장점을 가지도록 설계되었다. PLL의 설계결과, 2us의 lock time을 가졌으며 lock time 후 출력 주파수는 6.78GHz의 쿼드러쳐 파형을 내보냄을 확인하였다. 6.78GHz의 128분주된 53MHz가 주파수분주기의 최종 출력파형이며 기준주파수 53MHz와 함께 PFD에 입력으로 들어간다. PLL의 전체 VDD는 1.8V이며 전류소모는 3.8mA이다.
This paper describes a design of a C-band CMOS PLL for UWB applications and a 24-GHz frequency divider for high frequency PLL prescaler applications. The PLL consists of a QVCO, eight frequency dividers, a PFD, a CP, and a LF. The PLL was designed and simulated with the Towerjass 0.18-um RFCMOS proc...
This paper describes a design of a C-band CMOS PLL for UWB applications and a 24-GHz frequency divider for high frequency PLL prescaler applications. The PLL consists of a QVCO, eight frequency dividers, a PFD, a CP, and a LF. The PLL was designed and simulated with the Towerjass 0.18-um RFCMOS process library. The designed QVCO has a CMOS differential varactors, spiral inductors, core, and buffer amplifiers. The QVCO has produced four quadrature signals using parallel-coupled technique. The fabricated QVCO has a 6.4-7.2 GHz of tuning range and a -96 dBc/Hz of phase noise at 1MHz offset frequency. The frequency divider is a static type and CMOS CML structure. The divider has merits of CML's wide locking range and ILFD's operation with a small input-voltage swing. The designed PLL has a 2 us of lock time and a -6 dBm 6.78-GHz quadrature signal outputs. The output signal is divided by 128 from the divider, which leads to a 53-MHz reference frequency. Two 53-MHz signals input to the PFD. The VDD and current consumption of the PLL is 1.8V and 3.8mA, respectively.
This paper describes a design of a C-band CMOS PLL for UWB applications and a 24-GHz frequency divider for high frequency PLL prescaler applications. The PLL consists of a QVCO, eight frequency dividers, a PFD, a CP, and a LF. The PLL was designed and simulated with the Towerjass 0.18-um RFCMOS process library. The designed QVCO has a CMOS differential varactors, spiral inductors, core, and buffer amplifiers. The QVCO has produced four quadrature signals using parallel-coupled technique. The fabricated QVCO has a 6.4-7.2 GHz of tuning range and a -96 dBc/Hz of phase noise at 1MHz offset frequency. The frequency divider is a static type and CMOS CML structure. The divider has merits of CML's wide locking range and ILFD's operation with a small input-voltage swing. The designed PLL has a 2 us of lock time and a -6 dBm 6.78-GHz quadrature signal outputs. The output signal is divided by 128 from the divider, which leads to a 53-MHz reference frequency. Two 53-MHz signals input to the PFD. The VDD and current consumption of the PLL is 1.8V and 3.8mA, respectively.
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