초록 ▼

용어보기논문에서 용어와 풀이말을 자동 추출한 결과로, 시범 서비스 중입니다. AI-Helper

최근 mobile device의 급격한 발전에 따라 저전력 system on chip (SoC) 설계 기술이 활발히 연구되고 있다[1]-[4]. 많은 저전력 기술 중에서 dynamic voltage frequency scaling (DVFS)는 각광 받는 차세대 저전력 기술이다[7]-[10]. DVFS는 SoC에 부하되는 workload에 따라 인가되는 전압과 clock 신호의 주파수를 제어하여 전력의 소모를 최소화하는 기술이다. 효율적인 DVFS를 구현하기 위해서는 workload에 따라 인가되는 clock신호의 주파수가 넓은 범위의 clock generator가 필요하다[11]-[13]. 이러한 clock generator로 Phase locked loop (...

최근 mobile device의 급격한 발전에 따라 저전력 system on chip (SoC) 설계 기술이 활발히 연구되고 있다[1]-[4]. 많은 저전력 기술 중에서 dynamic voltage frequency scaling (DVFS)는 각광 받는 차세대 저전력 기술이다[7]-[10]. DVFS는 SoC에 부하되는 workload에 따라 인가되는 전압과 clock 신호의 주파수를 제어하여 전력의 소모를 최소화하는 기술이다. 효율적인 DVFS를 구현하기 위해서는 workload에 따라 인가되는 clock신호의 주파수가 넓은 범위의 clock generator가 필요하다[11]-[13]. 이러한 clock generator로 Phase locked loop (PLL)과 delay locked loop (DLL)이 있다. PLL같은 경우, 내부에 voltage controlled oscillator (VCO)가 존재하여 추가적인 circuit이 없어도 다양한 주파수의 clock signal을 발생 할 수 있다[14]. 하지만 jitter accumulation 특성과 phase noise에 민감하며 PVT variation에 많은 영향을 받는 문제점이 있다[15]. 이에 비해 DLL의 경우는 PLL에 비해 noise에 강하며 jitter accumulation이 존재하지 않으며 PVT variation에 강한 장점을 가지고 있다. 이러한 기존의 DLL에 frequency multiplier를 적용하여 넓은 범위의 가변 주파수를 발생 할 수 있다[15]. DLL기반의 frequency multiplier는 voltage controlled delay line (VCDL)기반의 DLL의 multi-phase output을 이용한다. 각 delay cell을 통과한 clock은 일정한 크기의 delay를 가지게 된다. 여기서 발생하는 각 stage의 delay차이를 이용하여 여러 pulse를 발생시켜 이를 조합하여 높은 주파수의 clock을 생성 할 수 있다. Frequency multiplier는 크게 3개 구성으로 나눌 수 있는데 multi-phase output을 이용하여 pulse를 생성하는 pulse generator와 가변 clock을 생성하기 위한 controller, pulse를 조합하는 edge combiner로 나눌 수 있다. 기존의 frequency multiplier에서는 pulse generator를 D flip-flop을 이용하거나 AND gate를 이용하여 구성하였다[15]-[17]. 이전의 pulse generator의 구조는 VCDL에서 전달되는 multi-phase output에 의하여 각 pulse가 결정된다. 이러한 pulse는 입력에 의해서면 결정되므로 PVT variation에 의하여 pulse간의 overlap이 발생 할 수 있다. 또한 pulse의 slop이 완만해지게 되면서 overlap이 발생 할 수 있다. 이러한 pulse간의 overlap은 edge combiner에서 DC-path를 발생시켜 power consumption을 증가 시키는 원인이 된다. Pulse generator에서 발생한 pulse를 하나의 clock으로 생성하기 위해서는 edge combiner가 필요하다. 기존의 edge combiner는 pulse generator에서 생성된 pulse가 인가되는 MOS들이 output과 바로 연결되어 있어 multiplication factor가 증가함에 따라 속도를 저하시키는 원인이 된다. 본 논문에서는 이러한 frequency multiplier에 대해 분석하며 이를 극복 할 수 있는 구조를 제안한다. 기존의 pulse generator에서 발생 할 수 있는 overlap을 극복한 구조의 pulse generator와 output junction을 줄인 edge combiner를 사용함으로써 low power consumption의 특성을 가지며 동시에 고속 동작 가능한 frequency multiplier를 제안한다.

Keyword