[논문]위상지연을 이용한 Integer-N 방식의 위상.지연고정루프 설계

최영식; 손상우

[국내논문] 위상지연을 이용한 Integer-N 방식의 위상.지연고정루프 설계
Design of an Integer-N Phase.Delay Locked Loop 원문보기

電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체, v.47 no.6=no.396, 2010년, pp.51 - 56

초록
AI-Helper

본 논문에서는 전압제어위상지연단(Voltage Controlled Delay Line : VCDL)을 이용하여 기존의 위상고정루프와 다른 형태의 위상 지연고정루프(Phase Delay Locked Loop)를 제안 하였다. 이 구조는 기존의 위상고정루프의 2차 또는 3차 루프필터(Loop Filter)를 단하나의 커패시터로 구현하여 넓은 면적을 차지하던 루프필터의 면적을 크게 줄여 전체 칩을 $255{\mu}m$ $\times$ $935.5{\mu}m$ 크기로 집적하였다. 제안된 회로는 1.8V $0.18{\mu}m$ CMOS 공정의 파라미터를 이용하여 HSPICE로 시뮬레이션을 수행하고 회로의 동작을 검증하였다.

Abstract ▼ AI-Helper

In this paper, a novel Integer-N phase-delay locked loop(P DLL) architecture has been proposed using a voltage controlled delay line(VCDL). The P DLL can have the LF of one small capacitance instead of the conventional second or third-order LF. The size of chip is $255{\mu}m$ $\times$ $935.5{\mu}m$ including the LF. The proposed P DLL has been designed based on a 1.8V $0.18{\mu}m$ CMOS process and proved by HSPICE simulation.

Keyword

AI 본문요약
AI-Helper

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문제 정의

본 논문에서는 트랜스미션 게이트를 사용하여 그림 5 와 6에 나타난 것과 같은 전압제어 위상지연단을 설계하였다. 이 구조는 트랜스미션 게이트와 인버터를 사용한 전압제어 지연 단과 바이어스 회로로 나뉜다.

제안 방법

본 논문에서 제안한 위상. 지연고정루프는 그림 1과같이 위상-주파수 검출기, 전하 펌프, 하나의 커패시터로 구성된 루프필터, 전압제어 발진기, 전압제어 위상 지연 단 그리고 분주기로 구성하였다. 기존의 위상 고정루프와 비교하면 루프 필터가 하나의 커패시터로 구성되어있으며, 전압제어 위상 지연 단이 전압제어 발진기와 분주기 사이에 삽입되어있는 구조이며, 기존의 지연고정루프과 비교하면 전압제어 발진기가 루프 필터와 전압제어 위상지연단 사이에 삽입되어있는 구조이다.
제안된 구조는 위상 고정루프 관점에서 보면 하나의 커패시터로 구현된 1차 루프 필터를 사용하나 저항 역할을 해주는 전압제어 위상 지연 단을 삽입하여, 안정하게 동작하는 새로운 구조의 위상 고정루프이다. 지연 고정루프 관점에서 보면 안정하게 동작하는 지연 고정루프에 주파수 체배를 위해 전압제어 발진기를 위상 지연 단의 입력으로 사용하여 높은 주파수를 만들어내는 새로운 구조의 지연 고정루프이다.
ξ가 1보다 작은 경우에 제안한 위상.지연고정루프가 입력 주파수와 위상의 변화에 대하여 어떻게 수렴하는 가를 알아보기 위해 위상과 주파수 계단함수에 대한 응답을 구하였다.
제안된 위상지연 고정루프는 0.18/® 공정을 이용하여레이아웃 하였다. 그림 8에 나타난 레이아웃의 크기는 255 pm X 9.

대상 데이터

본 논문에서는 그림 7에서 나타난 것과 같은 전압제어 저항(VCR; Voltage Controlled RRistor) 과 3단 래치구조 지연 소자로 구성된 전압제어 발진기를 사용하였다. 전압제어저항은 입력 전압에 선형적으로 비례하는 전류를 발생시켜 전압제어 발진기의 출력 주파수를 제어하는 블록으로 상대적으로 작은 입력 전압의 변화를 더 큰 전류 변화로 바꾸어 전압제어 발진기의 넓은 발진영역을 만들어 준다.
제안한 위상. 지연고정루프는 1.8V 0.18pm CMOS 공정을 이용하여 시뮬레이션하였다. 표 1은 위상고정 시간과 전압제어 발진기의 입력전압 변화 크기와 루프 필터의 커패시턴스 크기를 보여주고 있으며, 그림 9와 10은 시뮬레이션 결과를 보여주고 있다.
표 1은 위상고정 시간과 전압제어 발진기의 입력전압 변화 크기와 루프 필터의 커패시턴스 크기를 보여주고 있으며, 그림 9와 10은 시뮬레이션 결과를 보여주고 있다. 시뮬레이션 사용된 공통 변수로 4001A의 전하 펌프의 전류, 3*2n/V 의 전압제어 위상 지연 단의 이득, 150MHz/V의 전압제어 발진기의 이득과 64의 분주 비가 사용되었다. 그림 9 와 10에 보이는 파형은 식 ⑸와 (6) 의 값에 따른 주기로 움직이고 있음을 보여주고 있다.

성능/효과

값을 가지는 영점을 만들어 줌으로 제안한 구조가 안정하게 동작됨을 알 수 있다. 또한 전압제어 발진기와 위상 지연 단의 이득 값은 공정 변화에 같은 방향으로 움직이므로 공정 변화에 영향을 받지 않는 저항 값을 수구현할 수 있게 해준다.

참고문헌 (6)

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상세보기
M. Johnson and E. Hudson, "A variable Delay Line PLL for CPU-Coprocessor Synchronization", IEEE J. Solid-State Circuits, vol. 23, pp. 1218-1223, Oct., 1988.

상세보기
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상세보기
J. H. Kim, J. K. Kim, B. J. Lee, N. H. Kim, D. K. Jeong, and W. C. Kim "A 20-GHz Phase-Locked Loop for 40-Gb/s Serializing Transmitter in 0.13- ${\mu}m$ CMOS", IEEE J. Solid-State Circuits, vol. 41, pp. 899-908, Apr., 2006.

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